Verilog HDL数字设计与综合 学习笔记1（初步探入）

1.Verilog区分大小写

        Verilog的关键字均是小写

2.一些关键字：

        1）module  endmodule：定义一个基本模块，两个关键字间的语句是对该模块的描述，定义模块方便复用

        2）parameter：定义一个参数，增强模块的通用性

        3）input  output：指定输入输出（如果没有显式声明类型，默认为wire类型，如需要reg类型以存储值，需要显示声明）

        4）assign：描述组合逻辑，输出只与当前输入有关

        5）always@(posedge/negedge clk)：每当clk上升/下降沿到来时，执行接下来的语句块（begin,end标志一个语句块），构成时序逻辑，当前输出与上一时刻的值有关

        6）reg类型：可定义寄存器，储存数值  用<=赋值，左侧：寄存器，右侧：更新的值

        7）wire类型：只是一根导线，只能用来组合逻辑（assign语句等号右侧一旦变化，左侧立即得到结果；always语句块中的值改变只能发生在每一刻<由@符号后的语句描述时刻>）

        8）&q语句：输出q每一位相与