![](https://img-blog.csdnimg.cn/20201014180756922.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
数字电路
麓山君陌
在校科研生
展开
-
数字系统实验总结
今天仍旧是整理资料的一天呢。。。博客传送门:三位数码管编码电压转换编码电压串口通信D串口通信C串口通信B串口通信AFIFO存储倒车雷达资源传送门:注意,截至发稿为止,资源尚未通过审核训练1训练2训练3训练5数字系统这门课是一门很有很有很有意思的课,我很喜欢很喜欢。尽管当初我还是有很多地方没有学的很好,有些地方我自己还是没有做到能让我满意的程度,但总的来说,很值得,...原创 2020-03-18 08:24:47 · 5669 阅读 · 0 评论 -
数字系统实验:三位数码管
一、日志(2019.3.4完成)1.1、3位数码管实验下载:在下载时首先要查看芯片的状态,是否与实际芯片相符,通过assignment->device进行查看,由于我的板子是cyclone||-ep2c5t144c8,便设置。如果不设置的话,在下载的过程中会报错,提示板子的型号不正确。选好板子后再通过assignment->pins进行针脚设置。之后再进行全编译,为process...原创 2020-03-18 08:12:24 · 13107 阅读 · 2 评论 -
数字系统实验:倒车雷达
M3M4M5M6:(本人的本职负责为M5M6,兼职负责M3M4)一、个人模块部分的不同方案分析:M5M6所负责的是A级实验的上位机软件模块,要求负责控制命令发送、采样数据接收、数据处理、数据图形化显示、数据文件保存等等。相当于要我们写一个功能完备的串口助手出来,并且相对于之前在第八次实验老师给的串口助手更加高级,需要增添图形显示界面。我从开始到最终结束,从网上找到了十几个大神所给的代码文件,有...原创 2020-03-12 15:40:46 · 4527 阅读 · 0 评论 -
数字系统实验:FIFO存储
实验数据:之前的B1,B2,C级实验已经全部完成,得到的结果如下所示:C级得到的针脚号和存储结果B1得到的存储显示结果B2得到的队列存储结果C级实验只不过是要求我们找到针脚号并进行使用,实际上只要把HM62256芯片当做一个可读可写的RAM就可以进行设计了,我是用bdf进行设计,在设计过程中主要要注意tri8,即两个三态门的使用B1级实验要求我们通过t...原创 2020-03-12 15:33:31 · 4034 阅读 · 0 评论 -
数字系统实验:串口通信A
A级任务:本次实验采用状态图形成VHDL文件方法之前的BCD级任务已经完成,得到的如下所示:名称针脚号输入数据D7-D028-24,9-7控制信号RXF144控制信号TXE4控制信号RD143控制信号WR3传送AA传送55双向传输接下来是实现CRC算法,A级实验实际上就是要求通过电脑输入一个数值,然后经过实验板...原创 2020-03-12 15:27:31 · 3453 阅读 · 0 评论 -
数字系统实验:串口通信B
通过实验CD找到他的针脚为:D7-D0:28-24,9-7;RXF:144;TXE:4;RD:143;WR:3而且已经可以实现向板子传输数据现在需要实现双向输入,如图所示:输入输出...原创 2020-03-12 15:24:58 · 2752 阅读 · 0 评论 -
数字系统实验:串口通信C
C级任务:通过D级任务已经,完成,发现针脚为:名称针脚号输入数据D7-D028-24,9-7控制信号RXF144控制信号RD143然后通过附加电路将输出数据展示在2位7段数码管上,如下所示:初始状态电脑输入数据数码管展示数据在解决了rb针脚问题之后,C级实验并没有什么太难的地方,直接使用以...原创 2020-03-12 15:23:10 · 3018 阅读 · 0 评论 -
数字系统实验:串口通信D
通过实验板找到他的针脚为:D7-D0:28-24,9-7RXF:144这里用状态图输入法实现了控制信号RB的输出,同时我输出了标识状态的T1和T2信号,这样我就可以明白现在进行到了那个状态,并在该状态应该进行什么操作刚开始的时候发现可以传输数据,但是不能连续传输,通过我设计的T1T2信号发现程序卡死在了set状态下通过实验发现是因为我的rb(原书为rd)信号没有给到芯片上,所以芯片卡死在...原创 2020-03-12 15:20:04 · 2984 阅读 · 0 评论 -
数字系统实验:编码电压
S级任务:之前的BCD级任务已经完全解决,得到芯片的拨码输入针脚对应编号为205208+213216,而输出数值的理论值与拨码开关的十进制的函数关系为Vout=D5.1/256=d0.019921875但由于示波器误差,电源电压不稳定,放大器工作不稳定等原因,导致实际值与理论值有一个误差,但基本上还是成线性关系实验结果:选定的时钟信号约为250KHz,通过拨码开关输入频率字高八位,在加...原创 2020-03-12 15:18:10 · 3866 阅读 · 0 评论 -
数字系统实验:编码电压转换
实验代码:library ieee;use ieee.std_logic_1164.all;entity junmo isport(ina:in std_logic_vector(7 downto 0); inb:in std_logic; oua:out std_logic_vector(7 downto 0); oub:out std_logic);end junmo;arc...原创 2020-03-12 15:14:26 · 3556 阅读 · 0 评论 -
Verilog框架篇
一、Verilog注释有两种注释方法,和c++基本相同,即通过‘//’表示从开始到本行结束都是注释内容;以及通过‘/**/’表示中间的内容都是注释二、Verilog关键字module:模块开始定义input:输入端口定义output:输出端口定义inout:双向端口定义parameter:信号的参数定义wire:wire信号定义(连接线)reg:reg信号定义(寄存器)a...原创 2020-01-10 12:44:07 · 2394 阅读 · 0 评论 -
Verilog语法篇
一、基础知识0:低电平,即GND1:高电平,即VCCX:未知,可能是高可能是低Z:高阻态,悬空,即三态门的0开关下的输出二进制表示:4’b0101,即四位二进制数0101八进制表示:4’o7,即四位八进制数7十进制表示:4’d2,即四位十进制数2(0101)十六进制表示:4’ha,即四位十六进制数a(二进制1010)注意:前面的4表示是的实际的位宽,如果没有指定,默认的是32位...原创 2020-01-09 19:16:30 · 4356 阅读 · 0 评论 -
数字电路实验(十九)——CPU综合设计(15)
五、总结首先呢,在这里附上下载资源:CPU1.0版本CPU3.0版本CPU4.0版本CPU5.0版本各位同好可以自行选择下载,具体的下载介绍就不在这里细说了。下面是总结正文:总的来说,在做完前面的四个实验之后,cpu各个组件的实现已经不再是十分困难的存在了,困难的是如何通过sm(指令译码器)将各个部件合理的调用起来,毕竟两个周期,总共就两个上升沿,两个下降沿,一旦有什么不对,结果就很...原创 2019-12-02 17:31:55 · 2970 阅读 · 2 评论 -
数字电路实验(十八)——CPU综合设计(14)
四、系统测试4.1 测试环境采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII软件仿真平台。4.2 测试代码数据初始值为:A寄存器:11111100B寄存器:00000111C寄存器:01100011D寄存器:00,指向a寄存器测试程序为:00000000 0 无操作11110110 246 将c寄存器中的值移动到b寄存器//MOV111111...原创 2019-12-02 17:27:53 · 2390 阅读 · 0 评论 -
数字电路实验(十七)——CPU综合设计(13)
12)led部分library ieee;use ieee.std_logic_1164.all;entity led isport(input:in std_logic_vector(7 downto 0):="ZZZZZZZZ"; en:in std_logic; clock:in std_logic; output:out std_logic_vector(7 downto ...原创 2019-12-02 17:26:17 · 1439 阅读 · 0 评论 -
数字电路实验(十六)——CPU综合设计(12)
11)c部分library ieee;use ieee.std_logic_1164.all;entity c isport(input:in std_logic; en:in std_logic; clock:in std_logic; output:out std_logic:='0');end c;architecture st of c issignal i:std...原创 2019-12-02 17:25:22 · 1474 阅读 · 0 评论 -
数字电路实验(十五)——CPU综合设计(11)
10)gg部分library ieee;use ieee.std_logic_1164.all;entity gg isport(we:in std_logic; input:in std_logic_vector(7 downto 0); clock:in std_logic; en:in std_logic; output:out std_logic_vector(7 dow...原创 2019-12-02 17:24:06 · 1542 阅读 · 0 评论 -
数字电路实验(十四)——CPU综合设计(10)
9)ttime部分library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ttime isport(clock:in std_logic; sm:out std_logic);end ttime;architecture st of ttime issignal s:std...原创 2019-12-02 17:22:46 · 1521 阅读 · 0 评论 -
数字电路实验(十三)——CPU综合设计(9)
8)SM部分library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sm isport(input_a,input_b:in std_logic_vector(3 downto 0); sm,clock,c,z:in std_logic; ld_pc:out std_logic;...原创 2019-12-02 17:21:26 · 1987 阅读 · 0 评论 -
数字电路实验(十二)——CPU综合设计(8)
7)RAM部分纯芯片,无代码:接口设计:address:传入的指令地址数据inclock:时钟信号memenab:总控制信号we,outenab:控制信号dio:数据的输出和写数据的写入功能实现:在地址指令的指导下,读取mif文件中适当位置的数据。并发送给ir中进行存储,简单的讲,其实就是一个非常大的寄存器,可以从外部文件mif中读取数据,写入数据,然后给整个cpu提供控制指令...原创 2019-12-02 13:11:48 · 1994 阅读 · 3 评论 -
数字电路实验(十一)——CPU综合设计(7)
6)PC部分library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pc isport(LD_PC,IN_PC,clock:in std_logic; input:in std_logic_vector(7 downto 0); sm:in std_logic; output:...原创 2019-12-02 12:59:44 · 1644 阅读 · 0 评论 -
数字电路实验(十)——CPU综合设计(6)
5)MADD部分library ieee;use ieee.std_logic_1164.all;entity madd isport(madd:in std_logic_vector(1 downto 0); input_0,input_1,input_2:in std_logic_vector(7 downto 0); output:out std_logic_vector(7 ...原创 2019-12-02 12:58:38 · 1750 阅读 · 0 评论 -
数字电路实验(九)——CPU综合设计(5)
4)LJYW部分library ieee;use ieee.std_logic_1164.all;entity ljyw isport(frl,frr,f:in std_logic; input:in std_logic_vector(7 downto 0); clock:in std_logic; output:out std_logic_vector(7 downto 0);...原创 2019-12-02 12:56:36 · 1717 阅读 · 0 评论 -
数字电路实验(八)——CPU综合设计(4)
3)JCQ部分library ieee;use ieee.std_logic_1164.all;entity jcq isport(we,clock:in std_logic; raa1,raa0,rwba1,rwba0:in std_logic; input:in std_logic_vector(7 downto 0); led_in:in std_logic:='0'; l...原创 2019-12-02 12:55:35 · 2020 阅读 · 0 评论 -
数字电路实验(七)——CPU综合设计(3)
2)IR部分library ieee;use ieee.std_logic_1164.all;entity ir isport(input:in std_logic_vector(7 downto 0); clock,id_ir,sm:in std_logic; output_a,output_b:out std_logic_vector(3 downto 0); ir:out s...原创 2019-12-02 12:54:22 · 2122 阅读 · 0 评论 -
数字电路实验(六)——CPU综合设计(2)
3.2各模块的具体实现1)ALU部分library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alu isport(signal_s:in std_logic_vector(3 downto 0); input_a,input_b:in std_logic_vector(7 dow...原创 2019-12-02 12:53:00 · 3032 阅读 · 4 评论 -
数字电路实验(五)——CPU综合设计(1)
数字电路课程最后的大综合实验——CPU设计实验是我最得意的实验,我当初做了整整一个月,前前后后写出了六个版本的CPU,从最开始的能够实现基础功能的硬性CPU和最后的可以进行时序的高级CPU,连实验报告我都写了不下十个版本,这也是为什么我能在这个实验中拿到满分的成绩。这里,我就简单的开一个头,分析一下这个大综合实验应该如何思考,思路如何,如何进行系统的设计以及时间线的划分。后面会将资源发送到csd...原创 2019-12-01 20:15:03 · 5458 阅读 · 10 评论 -
数字电路实验(四)——寄存器、计数器及RAM
1、实验步骤:A、指令计数器PC:1个vhd文件,用来定义顶层实体1个vwf文件,用来进行波形仿真,将验证的波形输入1、新建,编写源代码。(1).选择保存项和芯片类型:【File】-【new project wizard】-【next】(设置文件路径+设置project name为【C:\Users\lenovo\Desktop\笔记\大二上\数字电路\实验课\实验四\PC】)-【nex...原创 2019-11-04 10:49:34 · 5962 阅读 · 5 评论 -
数字电路实验(三)——加法器、运算器
1、实验步骤:A全加器:1个vhd文件,用来定义顶层实体1个vwf文件,用来进行波形仿真,将验证的波形输入1、新建,编写源代码。(1).选择保存项和芯片类型:【File】-【new project wizard】-【next】(设置文件路径+设置project name为【C:\Users\lenovo\Desktop\笔记\大二上\数字电路\实验课\实验三\全加器】)-【next】(设...原创 2019-11-04 10:39:21 · 4691 阅读 · 0 评论 -
数字电路实验(二)——三态门与多路复用器
1、实验步骤:A三态门:1个vhd文件,用来定义顶层实体1个vwf文件,用来进行波形仿真,将验证的波形输入1、新建,编写源代码。(1).选择保存项和芯片类型:【File】-【new project wizard】-【next】(设置文件路径+设置project name为【C:\Users\lenovo\Desktop\笔记\大二上\数字电路\实验课\实验二\三态门】)-【next】(设...原创 2019-11-04 10:33:16 · 5197 阅读 · 0 评论 -
数字电路实验(一)——译码器
1、实验步骤:异或门过程1、 新建,编写源代码。(1).选择保存项和芯片类型:【File】-【new project wizard】-【next】(设置文件路径+设置project name为【C:\Users\lenovo\Desktop\笔记\大二上\数字电路\实验课\实验一\异或门】)-【next】(设置文件名【gg】)-【next】(设置芯片类型为【cyclone-EP1CT144C...原创 2019-11-04 10:29:42 · 8974 阅读 · 0 评论 -
数字电路复习要点
连续信号:在整个连续时间范围内都有定义的信号模拟信号:连续的电压值离散信号:在给定范围内一定数量的离散的电压值数字信号:自变量离散,因变量也离散的信号数字系统设计过程:设计输入、便以综合、适配、时序仿真与功能仿真、编程下载、硬件测试二进制数字系统:包含存储器,中央处理单元(控制单元和数据通道),输入输出二进制:逢二进一,0 1八进制:逢八进一,0 1 2 3 4 5 6 7十六进制...原创 2019-10-29 15:57:12 · 2383 阅读 · 0 评论