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RSS订阅原创 Linux 删除当前文件夹下指定后缀名的全部文件
在Linux系统中，通过一条命令即可删除指定后缀名的全部文件，例如删除当前文件夹下的以txt为后缀的全部文件。
2022-09-29 19:25:07
4614
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原创 Linux终端命令行滚动行数设置
在linux终端中，默认的滚动行数有一定范围的，当文件列表超过默认滚动行数时，会有部分的文件列表无法查看，此时可以设置终端的滚动行数为无限制，即可查看终端中所有的历史命令行显示结果。
2022-09-15 14:55:59
1838
原创 CH340G模块
CH340G是⼀个USB总线的转接芯⽚，实现USB转串⼝、USB转IrDA红外或者USB转打印⼝。在串⼝⽅式下，CH340G提供常⽤的MODEM联络信号，⽤于为计算机扩展异步串⼝，或者将普通的串⼝设备直接升级到USB总线。在红外⽅式下，CH340G外加红外收发器即可构成USB红外线适配器，实现SIR红外线通讯。1、电路图2、效果图3、下载地址https://pan.baidu.com/s/1myjMWso2F7OFIXCrf6QGLA提取码：7y1y...
2022-04-29 10:26:51
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原创 Word交叉引用连续引用多个参考文献
在写论文之时，难免会引用参考文献，有时会连续引用多个参考文献1.准备好参考文献和引用点2.交叉引用比如要连续引用参考文献1-至参考文献4，可先交叉引用参考文献1和参考文献4，交叉引用好的参考文献如下图，我们的目的是将[1][4]变为[1-4]3.切换域代码分别将引用的[1][4]，右键->切换域代码4.更改域代码将步骤3中的域代码修改为5.更新域代码右键域代码依次切换代码后，再右键更新域代码6.添加横线将[14]中间输入一个...
2022-03-22 17:05:27
19506
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原创 C语言-简单插入排序
1、简单插入排序 直接插入排序是一种简单的插入排序法，其基本思想是：把待排序的记录按其关键码值的大小逐个插入到一个已经排好序的有序序列中，直到所有的记录插入完为止，得到一个新的有序序列。2、时间复杂度当数据正序时，执行效率最好，每次插入都不用移动前面的元素，时间复杂度为O(N)。当数据反序时，执行效率最差，每次插入都要前面的元素后移，时间复杂度为O(N^2)。所以，数据越接近正序，直接插入排序的算法性能越好。3、空间复杂度由直接插入排序算法可知，我们在排序过程中...
2021-11-09 10:31:08
2748
原创 中国大陆芯片设计企业名单
中国大陆芯片设计企业名单安徽安徽灵芯微电子科技有限公司安徽安徽赛腾微电子有限公司安徽安徽省中电精彩微电子有限公司安徽池州睿成微电子有限公司合肥大唐存储科技有限公司安徽合肥东芯通信股份有限公司安徽合肥格易集成电路有限公司安徽合肥工大先行微电子技术有限公司安徽合肥海本蓝科技有限公司安徽合肥恒烁半导体有限公司安徽合肥宏晶微电子科技股份有限公司安徽合肥杰发科技有限公司安徽合肥市汤诚集成电路设计有限公司安徽科大讯飞股份有限公司联发科技(合肥)有限公司
2021-09-07 16:28:38
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原创 Verilog中条件编译命令-`ifdef、`else、`endif-用法
一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。// Style #1: Only single `ifdef`ifdef <FLAG> // Statements`endif// Style #2: `ifdef with `else part`ifd...
2021-07-13 22:32:32
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转载 数字IC设计工程师笔试面试经典100题
1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。2：
2021-03-15 21:13:02
10178
原创 SystemVerilog——类的基本概念
属性 ( property ): 也就是类中定义的数据（变量)成员。方法 （ method) :也就是类中定义的函数或者任务。句柄 (handle):也就是指向对象的指针，即该对象的地址入口。（1）定义类，例如下面定义的类就是提供了一个包对象的模板: classpacket； ... endclass class long_packet; ... endclass（2）在module或者program、class、fu...
2021-03-14 17:38:39
1373
原创 SystemVerilog——fork...join并发结构
1.fork…joinfork…join能够启动产生多个并发进程，如图1所示，fork…join块可以指定一个或多个语句块，每一个语句块都应该作为并发进程执行。图1for...join并发进程fork...join的结构语法如下：forkcode_block_1;code_block_2;...code_block_n;join/join_any/join_nonefork…join内的每个语句块称为子进程，执行这段fork…join代码的称为父进程。...
2021-03-13 21:24:54
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原创 SystemVerilog——控制结构
1.条件选择语句（1）if...else语句if...else语句根据不同的条件执行不同的分支if(expression)begin...endelsebegin...end（2）case语句case语句为程序提供了分支选择控制的功能。case要求分之表达式和case条件表达式做全等比较（===）而不是逻辑比较（==）。一个分支只有在其表达式完全匹配case条件语句表达式时，才会被选中执行。case（expression）constant_expression:s..
2021-03-12 22:02:54
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原创 SystemVerilog——结构体与数组
1.结构体表示结构体文本是结构体通过常量成员表达式的赋值方式或者表达式。结构体文本在语法上类似C语言的初始化设置。结构体文本必须具有一个类型，无论是通过上下文关联还是通过强制类型转换。例如：typedef struct {int a;shortreal b;} ab;ab c;c = '{0,0.1};嵌套括号能够反映结构体的结构。下面是一个结构体数组初始化的例子： ab abarr[1:0] = '{'{1,1,0},'{2,2.0}};结构体还可以使用成员名赋值，或者数据..
2021-03-12 10:06:27
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原创 SystemVerilog——数值与字符串
1.数值表示 整数文本和逻辑文本可以是带位宽的，也可以是不带位宽的。对于值的符号，截短和向左扩展，SystemVerilog与Verilog-2001遵循相同的规则。 指定位宽： 4'b1001 //固 定 长 度 的 4 比 特 的 二 进 制 表 示 16'habcd //固 定 长 度 的 16 比 特 的 十 六 进 制 表 示 ...
2021-03-11 22:37:00
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原创 【AD错误】“Could not find board outline using primitives...“解决办法
参考：https://blog.csdn.net/ReCclay/article/details/82960495解决办法：主要是PCB上有的元件封装也有Keep-out layer 的画线，CTRL+A设定板子大小时会把里面的元件封装的画线选中，导致出现这个问题。解决办法：可以按住shift然后鼠标分别选中板子四周的外边框就能确定板子的形状了...
2021-03-11 15:47:29
3060
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原创 AD中PCB设计开槽
使用Altium Designer设计PCB时，想在板子上开一个槽或者挖一个孔该如何操作，是使用Keep-Out层还是Mechanical层，今天在这里一并回答，这两种在实际操作中都有人用（而且大有人用），但是两种都不规范，存在隐患。正确的做法是使用“板子切割”（board cutout）方法。具体方法就是在任意一个层上画出需要挖槽孔的形状，然后选择这个形状的所有线条，选择Tools-->Convert-->Create Board Cutout from Selected Primitiv
2021-03-11 15:00:48
10656
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原创 SystemVerilog——字符串
SystemVerilog引入了一个字符串类型（string），它是一个大小可变、动态分配的字节数组。在Verilog中，字符串文本为一个具有宽度为８的整数倍的压缩数组。当一个字符串文本被赋值到一个大小不同、整型压缩数组变量的时候，它或者被截短到变量的大小或者在左侧填补０。在SystemVerilog中，字符串文本的表现行为与Verilog相同。然而，SystemVerilog还支持字符串类型，我们可以将一个字符串文本赋值到这种数据类型。当使用字符串类型来替代一个整型变量的时候，字符串可以具有任意的长度
2021-03-06 21:30:26
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原创 STM32F103C8T6最小系统设计
本设计是一个基于STM32F103C8T6的单片机最小系统。包括了复位电路、晶振电路、电源排针等单片机工作必要的外围电路，且把常用的引脚全部引出，方便研发人员将本方案嵌入到开发中。本最小系统兼容STM32F103C8T6、STM32F103CBT6等LQFP-48封装的单片机芯片。pcb及原理图、库文件下载提取码：9zx6...
2021-01-06 15:52:35
23380
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原创 UVM-01 win10环境下利用questasim仿真《UVM实战》代码
张强大大的《UVM实战》中代码是基于Linux环境下的编译运行，并没有说到如何在win系统下编译运行，我经过摸索（百度）终于成功建立了仿真环境和编译运行环境参考内容：1https://blog.csdn.net/qq_41034231/article/details/107961983 2https://www.136.la/tech/show-435643.html编译环境：win10 64bit、questasim10.6c编译内...
2021-01-06 10:48:05
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原创 word 关闭语法检查
https://jingyan.baidu.com/article/2d5afd693d327d85a2e28e0b.html选项-校对-在word中更正拼写和语法时 把打钩全部去掉
2021-01-03 16:05:56
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原创 线性分组码中生成矩阵与监督矩阵
线性分组码中的分组是指编码方法按信息分组来进行的，而线性则是指编码规律及监督为（校验位）与信息位之间的关系遵循线性规律。线性分组码一般可记为（n,k）码，即k位信息码为一个分组，编成n位码元长度的码组，而n-k位为监督码元长度。已知生成多项式为g(x)。生成矩阵： 对G(x)做线性变换，将其变换为典型阵： ...
2020-12-26 11:57:34
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原创 AD-PCB覆铜后修改覆铜区域更新覆铜
在AD中画PCB完成之后并且覆铜完成之后，对覆铜区域进行微调之后，有时AD并不会自动更新覆铜，参考一下方法更新覆铜区域：1点击选择覆铜的铜皮然后右键2 选择菜单栏tool-ploygon Pours...
2020-12-21 18:04:49
18813
原创 VerilogHDL 8位2级流水线加法器&8位4级流水线加法器
1流水线原理在高速通信系统设计中，如何提高系统的工作速度是系统设计成败的关键问题。在通常情况下，提高系统的工作速度有两种方法:其一是采用并行方式设计。传统上，设计方式常采用串行方式，而利用串行方式设计的电路系统的运行速度与每个模块之间的延时是直接相关的。为了减少模块间的延时，就要采用并行方式来设计电路。其二是采用流水线式设计方式。本节主要介绍流水线设计方法及其应用，并对流水线设计方法和普通设计方法进行比较。所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点.
2020-11-30 11:39:06
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原创 ModelSim仿真Verilog文件
使用Modelsim仿真简单的Verilog文件，可分为以下几个步骤：1打开Modelsim2 更改项目文件夹，建立项目3建立项目文件和测试文件4编译源文件5启动仿真、添加波形下面以一个十进制计数器为例，建立仿真。1更改项目文件夹，并建立项目 2在该项目下建立两个源文件，一个要仿真的源文件，一个是testbeach源文件文件内容//十进制计数器module test( ...
2020-10-24 10:04:06
6076
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原创 北斗B1I测距码特性及程序生成
1测距码特性测距码就是伪随机噪声( pseudo random noise，PRN）码，也称作伪码，常作为扩频系统的扩频码，工程上常用一系列0或1组成的二进制序列码，按照一定的编码规则来产生伪噪声码。伪码具有确定性、周期性以及良好的自相关性，大体被分为三类:m序列、组合码和非线性码，北斗伪卫星信号的Ⅰ支路测距码是一种由m序列构成的组合码。北斗伪卫星系统中，Ⅰ支路使用的测距码是Gold 码，由两个11级的m序列G1、G2,通过模二和，并截短一个码片后产生。北斗伪卫星系统中Gold码的速率为2.046M.
2020-09-28 17:35:40
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原创 Matlab 用法随记
1指定坐标抽范围plot(x, y); // 画图后用axis函数设置坐标轴的范围axis([xmin xmax ymin ymax]); % 设置坐标轴在指定的区间xmin、xmax 表示设置横坐标的最小最大值；ymin、ymax 表示设置纵坐标的最小最大值...
2020-09-10 21:05:21
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原创 北斗系统概述
1 空间段北斗系统现阶段在轨工作卫星星座由5颗GEO卫星、7颗IGSO卫星和21颗MEO卫星组成，其中，5颗GEO卫星（BDS-2G)、7颗IGSO卫星（BDS-2I）和3颗MEO卫星（BDS-2M）是北斗二号卫星，18颗MEO卫星（BDS-3M）是北斗三号卫星。BDS-3M在提供BII和B3I信号基础上，增加了BIC和B2a两个信号。星座分布如图1所示。相应的位置为:GEO卫星的轨道高度为35786千米，分别定点于东经58.75度、84度、110.5度、140度和160度。GEO卫星位于距地球
2020-09-05 18:00:45
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原创 北斗系统信号
BDS是我国自研自运的全球四大卫星导航系统之一，包含静止和非静止两种轨道卫星，每颗BDS卫星通过L和S频率播发导航信号，自2012年投入使用以来已经公布L波段上的B1、B2和B3三个频点，其中B1、B2为民用频率，B3为军用频率，器频带信息如下表：北斗卫星导航系统频带信息 频段 中心频率（MHz） 调制方式 测距码频率（Mcps） 类型 B1I 1561.098 BPSK 2.046 公开 B1Q 1561.098 BPSK 2
2020-09-05 16:32:02
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原创 GPS差分定位
1 差分定位差分GPS系统包含着一个或多个安装在已知坐标位置点上的GPS接收机作为基准站接收机,通过基准站接收机对GPS卫星信号的测量而计算出差分校正量,然后将差分校正量播发给位于差分服务范围内的用户(又称流动站)接收机,以提高用户接收机的定位精度。尽管不同的差分系统均基于这样一个相同的思路,但是它们仍可能具有各自不同的运行环境、操作方式和服务性能。差分GPS系统可从以下多个方面进行分类。2差分定位分类（1）根据系统所服务的地理范围来分,差分GPS通常被分为局域、区域和广域三大类，他们分别对应.
2020-09-02 21:24:20
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原创 SMT32通过SPI读写FPGA的寄存器
关于SPI的主机和从机请看;https://blog.csdn.net/qq_40893012/article/details/103995154本设计在FPGA用32个寄存器构建了一个8bit*32的ROM，可通过STM32使用SPI写入命令字节来实现对32个寄存器的读写操作。命令字节的格式：bit 7:读写控制位， 1：W 0：Rbit6-bit2:寄存器地址bit1-bit0：未使用stm32的代码基于正电原子的探索者开发板和工程，使用软件模拟SPI...
2020-08-14 21:44:00
2778
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原创 一些关于GPS的论文和期刊
1 GPS导航电文中时间参数的变化特点_高玉平2GPS定位及欺骗干扰技术_赵金磊3GPS干扰机的设计与实现_邹少军4GPS模拟信号源基带算法设计与软件实现_高鹏5GPS欺骗干扰技术研究_戴博文6GPS卫星信号模拟器的数字基带信号处理实现_王伟权7GPS转发欺骗式干扰时延分析_闫占杰8便携式全球卫星导航信号模拟源的设计及实现_樊强9单通道GPS模拟信号源设计与开发_郑锐10高动态GPS卫星信号模拟器导航电文生成11伪卫星导航电文设计与实现12伪...
2020-08-08 10:03:47
793
原创 GPS导航电文编码与校验
导航电文包含卫星的时间和位置信息，是进行导航定位不可缺少的起算数据。导航电文，又称为数据码或 D 码，包含有关卫星的星历、卫星工作状态、时间系统、卫星钟运行状态等信息，是卫星信号的重要组成部分，也是用户利用卫星进行定位的数据基础。1 编码及校验计算根据 GPS ICD-200 规定，导航电文子帧以字为单位组成，字结构如图所示，每个字由24 位比特数据位和 6 比特的奇偶校验位组成。采用奇偶校验可以检验接受端和发送端数据是否一致，从而提高数据传输质量。下面给出传输导航电文的校验过程。D1 = d.
2020-07-31 16:36:58
3298
7
原创 word 批量替换空格和回车
在word中编辑文字，有时，会不知不觉的打出空格，一篇文档下来，可能会有不少空格出现，这些空格是没有用的，是要删除的，但要一个一个去查出并删除的话，是很费时费力的。我们可以用文档查找和替换工具，把空格批量查找出来并删除。1批量去除/替换空格以下面文本内容为例步骤1:快捷键 CTRL+H出现查找和替换面板步骤二：在查找内容中输入 ^w查找全部空格，在下面替换为输入要替换的内容，什么都不输入即为空，下面替换为分号。输入替换内容，然后选择全部替换。替换结果如下。2...
2020-07-24 09:29:57
6641
原创 ADS_手动调谐_以滤波器为例
设计原理图电路时计算的参数结果与仿真的结果总会有出入，有时希望一边改动元器件的参数可以实时观察仿真的结果而不用每次都要返回原理图修改参数在重新开始仿真。利用ADS的调谐功能就可以对元件参数修改然后可以实时观察到仿真的曲线结果。1建立一个原理图未修改参数前的相应曲线2设置元件参数为可调谐双击元件弹出元件参数设置界面元件参数设置界面点击Tune/Opt/Stat/DOE setup,弹出如下界面将Tuning下的 Tuning Status设为En...
2020-07-08 16:20:44
3308
原创 RF和混合信号PCB的一般布局指南
本应用笔记提供关于射频(RF)印刷电路板(PCB)设计和布局的指导及建议，包括关于混合信号应用的一些讨论。资料提供“最佳实践”指南，应结合所有其它设计和制造指南加以应用，这些指南可能适用于特定的元件、PCB制造商以及材料。
2020-07-08 10:39:26
892
原创 GPS术语 -- 词汇与概念解释(五)
1TOW(Time of Week)周时间，从世界协调时 (UTC) 的星期六午夜开始以秒计算。2联测 (Translocation)一种利用已知位置进行相对定位的方法。用已知位置的点（如用国家大地参考点（ NGS）的标志）的已知位置来对另一个未知位置的点进行精确定位。用 GPS确定该标志位置与收到的值相比较，然后应用三维差分方法来计算第二个点的位置。3对流层修正量 (Tropospheric Correction)表示对流层时延量的大小。其数值通常由霍普菲尔德模式计算，模式中的参...
2020-07-03 21:10:37
1613
原创 FPGA_DDS生成正弦波
1 DDS简介DDS技术最初是作为频率合成技术提出的，由于其易于控制，相位连续，输出频率稳定度高，分辨率高, 频率转换速度快等优点，现在被广泛应用于任意波形发生器(AWG)。基于DDS技术的任意波形发生器用高速存储器作为查找表，通过高速D/A转换器来合成出存储在存储器内的波形。所以它不仅能产生正弦、余弦、方波、三角波和锯齿波等常见波形，而且还可以利用各种编辑手段，产生传统函数发生器所不能产生的真正意义上的任意波形。直接频率合成(Direct Dgital Sythesizer, DDS) 是种把-系
2020-07-02 11:25:13
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原创 GPS术语 -- 词汇与概念解释(四)
1P编码 (P Code)调制在 L1 或 L2 上的受保护的或精确的码。 P码是一个非常长的（约 10^14比特），以10.23MHz 的码速率经伪随机二进制双相调制在 GPS载波上的序列，其周期为 38周。在这种编码中，每颗卫星都有它自己独自的一周段 ,每周重设一次。在反盗用时， P码被加密组成Y码。在美国国防部的控制下，只有经授权的用户才能使用 Y码。2奇偶错误 (Parity Error)一个包括几个“ 1”和“ 0”的数字信息。奇偶性指在一个字节中每个比特的“异或”和。当一个（...
2020-07-01 20:55:53
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原创 FPGA实现异步复位、同步释放的复位信号
异步复位与同步复位都不可靠。异步复位会影响寄存器的recovery时间,引起设计的稳定性问题，尤其对于状态机的无意识的复位,因其稳定性问题，尤其对于状态机的无意识的复位，将导致进入不确定的状态。同步复位也存在类似的问题，而且对于不带同步复位专用端口的器件会增加额外的逻辑资源。下面介绍一种更为可靠的异步复位，同步释放的双缓冲电路。该电路有两个同一时钟触发的层叠寄存器组成，该时钟必须和目标寄存器是一个时钟域。module RST_Module (
2020-06-30 10:47:41
2521
二级CMOS放大器的电路与版图设计.pdf
2020-11-01
2016套筒式运放器指导书.pdf
2020-11-01
《模拟CMOS集成电路设计》9、运算放大器.pdf
2020-11-01
LMS6002Dr2数据手册
2020-05-28
基于CH375A的CAN_USB总线通信模块设计.pdf
2020-05-05
matlab_svd.m
2019-10-28
AD637型真有效植／直流转换器.pdf
2019-09-22
Nodbus和TCP 智能家居协议
2019-03-01
电磁场云电磁波课后答案
2017-11-01
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