VerilogHDL 8位2级流水线加法器&8位4级流水线加法器

1、 流水线原理

在高速通信系统设计中，如何提高系统的工作速度是系统设计成败的关键问题。在通常情况下，提高系统的工作速度有两种方法:其一是采用并行方式设计。传统上，设计方式常采用串行方式，而利用串行方式设计的电路系统的运行速度与每个模块之间的延时是直接相关的。为了减少模块间的延时，就要采用并行方式来设计电路。其二是采用流水线式设计方式。本节主要介绍流水线设计方法及其应用，并对流水线设计方法和普通设计方法进行比较。所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠万式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，·其运行效率很高。

如果某个设计的处理流程分为若干个步骤，而且整个数据处理是单向的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以采用流水线设计方法啦提高系统的工作频率。

如果不采用流水线，输入数据需要等到前一个数据经过处理单元中所有运算后才能进入处理模块;而采用流水线模块后，输入数据只需要经过一级流水线处理后，就可以进入下一个流水线处理模块，数据处理时间减小了N倍。如果原来数据处理单元的吞吐量是T,采用N级流水线后总的吞吐量为NT。

2 、8位2级流水线加法器

module TEST_MODULE
                (
                rst,//低电平有效异步复位
                clk,
                cout,//未使用流水线进位输出
                sum,//未使用流水线结果输出
                cina,
                cinb,
                cin,
                sum1,//使用流水线进位输出
                cout1,//使用流水线进位输出

                 );
                 
input rst,clk,cin;
input [7:0] cina,cinb;
output reg [7:0] sum,sum1;
output reg cout,cout1;    
//直接加法输出
always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
     cout<=1'b0;
     sum<=8'd0;
   end
  else
   {cout,sum} <= cina+cinb+cin;
end



reg [3:0] tmpa,tmpb,firt;
reg firstc;
//二级流水线加法输出

//低四位计算，并缓存高四位
always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
     tmpa<=4'b0;
     tmpa<=4'b0;
     firstc<=1'b0;
   end
  else
   begin
    {firstc,firt}  <= cina[3:0] + cinb[3:0] + cin;
    tmpa <= cina[7:4];
    tmpb <= cinb[7:4];
   end

end


//高四位计算并与低四位结果相加
always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
     sum1<=8'b0;
     cout1<=1'b0;
     
   end
  else
   begin
    {cout1,sum1[7:4]}  <= tmpa[3:0] + tmpb[3:0] + firstc;
    sum1[3:0] = firt;
    
   end

end

endmodule

 

3、8位4级流水线加法器

module TEST_MODULE
                (
                rst,//低电平有效异步复位
                clk,
                cout,//未使用流水线进位输出
                sum,//未使用流水线结果输出
                cina,
                cinb,
                cin,
                sum1,//使用流水线进位输出
                cout1,//使用流水线进位输出

                 );
                 
input rst,clk,cin;
input [7:0] cina,cinb;
output reg [7:0] sum,sum1;
output reg cout,cout1;    
//直接加法输出
always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
     cout<=1'b0;
     sum<=8'd0;
   end
  else
   {cout,sum} <= cina+cinb+cin;
end


//4级流水线加法输出

//第1级  低2位计算，并缓存高6位
reg [5:0] firsta,firstb;
reg [1:0] firstsum;
reg firstc;

always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
     firsta<=6'b0;
     firstb<=6'b0;
     firstc<=1'b0;
   end
  else
   begin
    {firstc,firstsum}  <= cina[1:0] + cinb[1:0] + cin;
    firsta <= cina[7:2];
    firstb <= cinb[7:2];
   end

end

//第2级  低2-3位计算，并缓存高4位
reg [3:0] seconda,secondb,secondsum;
reg secondc;

always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
    secondc<=1'b0;
    seconda<=5'b0;
    secondb<=5'b0;  
   end
  else
   begin
    {secondc,secondsum[3:2]} <= firsta[1:0] + firstb[1:0] + firstc;
    secondsum[1:0]<=firstsum;
    seconda<=firsta[5:2];
    secondb<=firstb[5:2];
   end
end


//第3级  低4-5位计算，并缓存高2位
reg [1:0] thirda,thirdb;
reg [5:0] thirdsum;
reg thirdc;

always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
    thirdc<=1'b0;
    thirda<=5'b0;
    thirdb<=5'b0;
   end
  else
   begin
    {thirdc,thirdsum[5:4]} <= seconda[1:0] + secondb[1:0] + secondc;
    thirdsum[3:0]<=secondsum;
    thirda<=seconda[3:2];
    thirdb<=secondb[3:2];
   end
end


//第4级  高2位计算，并输出
always@(posedge clk or negedge rst)
begin
  if(!rst)
   begin
     sum1<=8'b0;
     cout1<=1'b0; 
   end
  else
   begin
    {cout1,sum1[7:6]}  <= thirda[1:0] + thirdb[1:0] + thirdc;
    sum1[5:0] = thirdsum;
    
   end

end

           
endmodule 

利用流水线式的设计方法，可大大提高系统的工作速度。这种方法可广泛应用于各种设计，特别是大型的对速度要求较高的系统设计中。虽然采用流水线会增加资源的使用，但是它可降低寄存器间的传播延时，保证系纨维持高的系统时钟速度。在实际应用中，考虑到资源的使用和速度的要求，可以根据实际情况来选择流水线的级数以满足设计需要。