Gowin软件使用简介
GW1NR-LV9
- 这个产品分为4个bank(0~3),都有不同的参考电平
芯片引脚
查看官方PinOut手册
CLK :11 - – 52
- VCC引脚和GND引脚
VCC 1 12 22 23 44 45 58 64 66 67 78 GND: 2 21 24 43 46 65
高云官网
- 下载云源软件
- lisence软件申请用于商业版
- 查看文档资料
- 路径英文
新建FPGA工程
LED流水灯实验
- 选择芯片型号
-
完成创建
-
设置中文
-
重启软件,生效配置
-
·右击新建文件,分别新建Verilog 和物理约束文件
alt=“1688719351947” style=“zoom:50%;” /> -
绿灯打勾,综合完成
-
synthesize(综合)
- 在Process窗口执行,Output窗口输出综合执行过程中的信息。综合后会生成综合报告及门级网表文件,双击Process窗口中的Synthesis Report 和Netlist 和Netlist File 即可查看具体内容
-
物理约束
-
FloorPlanner
-
设置bank_io电平标准
-
保存设置 ->生成物理约束
-
布局&布线 双击place&route
- 完成后变绿勾
-
最后
- 启动Program,确认连接板卡
- 扫描器件(确认器件型号与板卡器件型号一致)
- 编程模式(SRAM,Flash),编程操作和fs文件路径选择
- 烧录及实验现象展示
-
编程模式SRAM Mode
- 程序掉电会丢失
-
embflash mode 程序存在flash里掉电不丢失
- file name 中选择.fs文件
Gowin软件特性
Schematic Viewer 使用
> 高云自主研发
- 查看自己设计的算法和逻辑,进行系统分析
- 可以检查错误
- 在Tool中选择
RTL Viewer
[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-THa2OWO4-1690027677271)(image_location/1688807201359.png)]
综合生成网表文件
- 失能源文件,将网表文件(.vb后缀)添加,可查看
特殊管脚复用
- 可将他叔功能的引脚作为普通IO使用 在configuration中配置
报告查看
- 综合后生成报告,点击跳转查看
- 了解资源,分配,使用情况
- 时序报告
- 使用模型,路线分析
- 最大频率
- 布局布线报告
- 每个阶段所用时间
- 当前封装芯片,管脚情况
Debug方法
-
使用逻辑分析仪在线调试
- 帮助分析时序
- 故障定位
-
新建GAO文件
- 具体使用方法
- 查看高云 逻辑分析仪使用指南
物理约束
简介
管脚约束
- 在综合后进行编辑
布局约束
- 布局布线后再进行编辑
- 放大 宏单元模式 再放大 原语模式
时序优化
- 如果时序不满足要求,可采取,
- 当时序,相隔较远,可拖拽调整
概述
- 创建基础时钟
- 工程中添加.sdc文件
Gowin和Modelsim的联合仿真
编译Gowin的原因
- Modelism设置
-
新建工程
-
添加存在的文件(自己写好的)
-
编译 ?->✔
-
开始仿真
-
-
)
-
选择文件编译
-
添加波形
-
编译库