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RSS订阅原创 HDLBits_countbcd(多位bcd十进制计数器普适)
只需将一个4位bcd计数器模块多次例化，然后采用生成块语法可精简代码 module top_module ( input clk, input reset, // Synchronous active-high reset output [3:1] ena, output [15:0] q); bcd bcd1(clk, reset, 1, q[3:0]); genvar i; generate for(i=1;i<4;i++)
2021-08-19 19:18:30
239
原创 HDLBits_12 hour clock_使用模块例化
使用六进制、十进制、十二进制三个模块例化（貌似能简化成两个模块？） module top_module( input clk, input reset, input ena, output pm, output [7:0] hh, output [7:0] mm, output [7:0] ss); wire ena_s,ena_m1,ena_m2,ena_h; //进位计数信号 assign ena_s = (ss[3
2021-08-19 18:59:17
63
原创 HDLBits_Simple FSM3(Personal thinking)
沿用上一题独热码思想 module top_module( input clk, input in, input areset, output out); // parameter A=0,B=1,C=2,D=3; wire [3:0]state, next; assign next[A] = (state[A]&~in) | (state[C] & ~in); assign next[B] = (state[A]&in.
2021-08-19 18:38:52
132
空空如也
N分频时钟器计数问题
2021-09-11
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