verilog
2VALK
这个作者很懒,什么都没留下…
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HDLBits_12 hour clock_使用模块例化
使用六进制、十进制、十二进制三个模块例化(貌似能简化成两个模块?) module top_module( input clk, input reset, input ena, output pm, output [7:0] hh, output [7:0] mm, output [7:0] ss); wire ena_s,ena_m1,ena_m2,ena_h; //进位计数信号 assign ena_s = (ss[3原创 2021-08-19 18:59:17 · 63 阅读 · 0 评论 -
HDLBits_Simple FSM3(Personal thinking)
沿用上一题独热码思想 module top_module( input clk, input in, input areset, output out); // parameter A=0,B=1,C=2,D=3; wire [3:0]state, next; assign next[A] = (state[A]&~in) | (state[C] & ~in); assign next[B] = (state[A]&in.原创 2021-08-19 18:38:52 · 136 阅读 · 0 评论