4选1多路选择器的Verilog描述及仿真

最新推荐文章于 2024-05-24 11:01:28 发布
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分类专栏： Verilog 编程 文章标签： verilog
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本文链接：https://blog.csdn.net/qq_41270858/article/details/108461200
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本文介绍了4选1多路选择器的功能，通过真值表和符号进行说明，并提供了三种Verilog描述方法：case语句、assign语句和条件语句。此外，还包含测试程序和仿真结果。
摘要由CSDN通过智能技术生成

多路选择器的功能：在选择信号的控制下，从多个输入中选择一个输出。

真值表                                                符号                      

              

Verilog描述

①采用case语句描述

module data_selector41(sel,in,out);
    input [1:0] sel;
    input [3:0] in;
    output out;
    reg out;
    //若括号里均为0，则out必为0，完全可以不执行always语句
    always @(sel or in)
        begin
            case({sel[1],sel[0]})
                2'b00: out <= in[0];
                2'b01: out <= in[1];
                2
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我不叫施展诶
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