Verilog约束文件

最新推荐文章于 2023-10-27 17:45:16 发布
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分类专栏： Verilog 文章标签： verilog
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版权

使用软件：vivado

vivado使用的约束文件格式为xdc文件。xdc文件主要是定义管脚约束、时钟约束，以及其他时序约束。

约束文件的创建：

①先创建一个.xdc的约束文件，在vivado左侧边栏Project Manager下，点击Add Source

②选择Add or create constraints，点击Next

③点击Create File按钮，在file name输入文件名，点击OK

④点击Finish按钮，完成约束文件的创建

约束文件的书写：（普通IO口只需约束引脚号和电压）

管脚约束：set_property PACKAGE_PIN 引脚编号 [get_ports 端口名称]

电平信号约束：set_proper

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我不叫施展诶
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