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第二章——同步时钟、同步/异步电路

第二章 同步时钟、同步/异步电路

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前言

同步电路理论是现代数字电路的重要基础，是推动摩尔周期重要的背景理论（基础研究）。

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一、同步时钟（synchronous clock)

当两个时钟的相位关系是固定关系，则可以称这个时钟为同步时钟（synchronous clock)，经过一个PLL产生相位不同，但是相位固定的两个时钟，他们依旧是同步时钟。

二、异步时钟(asynchronous clocks)

异步时钟是两个晶振产生的时钟，因为两个晶振在上电时相位差是随机的，而且不同晶振时钟漂移抖动也不一样，所以相位是不固定的。当无法判断两个时钟间的相位时，则可以称这两个时钟为异步时钟(asynchronous clocks)。

三、同步时序电路

同步时序逻辑特点

各触发器时钟端会全部连接在一起，并接在系统的时钟端，只有当时钟脉冲到来时，电路的状态才改变，改变后的状态会一直保持到下一个时钟脉冲的到来。

1. 电路核心逻辑是用各种触发器实现；
2. 电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的；
3. 同步时序电路可以很好的避免毛刺；
4. 利于器件移植；
5. 利于静态时序分析（STA）、验证设计时序性能。

三、异步时序电路

异步时序逻辑特点

（1）电路没有统一的时钟，电路中除了可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延时元件作为存储元件。
（2）电路状态的改变是由外部输入的变化直接引起的。

1. 电路核心逻辑是用组合电路实现；
2. 异步时序电路的最大缺点是容易产生毛刺；
3. 不利于器件移植；
4. 不利于静态时序分析（STA）、验证设计时序性能。

总结

以上就是今天要讲的内容，本文仅仅简单介绍了同步时钟异步时钟的产生，和同步时序电路和异步电路的逻辑特点。