Writing in the science- Unit 4笔记

4.1 写作流程

1.预备工作 (70%的时间)

  • 收集,规划信息
  • 想Idea 远离计算机
  • 发展一个大纲

2.写第一版草稿(10%的时间)

  • 把实验数据和想法都写下来

3.修正(20%的时间)

  • 大声朗读草稿
  • 去除冗余
  • 进行动词检查
  • 从他人取得反馈

4.2 预备工作

1.首先组织

  • 不要尝试同时进行写作和收集信息
  • 收集并组织信息在写第一版草稿之前

2.组织你的想法

  • 建立一个组织信息的框架,更多时间用于组织信息,更少的时间用于写作
  • 把关键的信息和引用文献写进原始的框架中 思考段落和句子

4.3 修正

  • 大声阅读草稿
  • 进行动词检查
  • 去除冗余
  • 从他人处得到反馈
  • 做一个系统的修改 (每一段都要有中心句)
  • 向编辑寻求帮助(让别人阅读,没有相关背景,也要能抓住主要的发现,主要信息,工作的贡献之处)

4.4 对终稿进行检查

1.检查一致性
2.检查数值的一致性
3.检查文献引用 (引用最初的文献,不要引用第二次引用的)

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Sure! Here's an example of a 4-lane MIPI data alignment module written in Verilog: ```verilog module mipi_data_alignment ( input [31:0] data_in, input clk, input rst, output reg [31:0] data_out ); reg [31:0] shift_reg [0:3]; always @(posedge clk or posedge rst) begin if (rst) begin for (int i = 0; i < 4; i = i + 1) begin shift_reg[i] <= 32'b0; end end else begin for (int i = 0; i < 4; i = i + 1) begin shift_reg[i] <= {shift_reg[i][30:0], data_in[i*8 +: 8]}; end end end always @(posedge clk) begin if (rst) begin data_out <= 32'b0; end else begin for (int i = 0; i < 4; i = i + 1) begin data_out[i*8 +: 8] <= shift_reg[i][31:24]; end end end endmodule ``` In this module, `data_in` is a 32-bit input representing the MIPI data for the four lanes, `clk` is the clock signal, `rst` is the reset signal, and `data_out` is the aligned output data for the four lanes. The array `shift_reg[0:3]` consists of four 32-bit shift registers, each corresponding to one lane. On each rising edge of the clock (`clk`), the data for each lane is shifted left by eight bits, and the new input data for each lane is concatenated to the rightmost eight bits of the corresponding shift register. This aligns the incoming MIPI data stream for each lane. The aligned output data for each lane is updated on each rising edge of the clock based on the current values of the shift registers. Remember to customize this code according to your specific requirements and the MIPI protocol specifications you are working with.
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