同步FIFO问题

• 结构框图

1. 一个状态块，判断当前状态。
2. 读指针产生模块，
3. 写指指针产生模块
4. 双端口RAM

• 同步FIFO怎么设计？学习内容有哪些：

1、同步FIFO的写时钟和读时钟为同一个时钟，FIFO内部所有逻辑都是同步逻辑，常常用于交互数据缓冲。

2、典型同步FIFO有三部分组成: （1） FIFO写控制逻辑； （2）FIFO读控制逻辑；（3）FIFO 存储实体（如Memory、Reg）。

3、FIFO写控制逻辑主要功能：产生FIFO写地址、写有效信号，同时产生FIFO写满、写错等状态信号；

4、FIFO读控制逻辑主要功能：产生FIFO读地址、读有效信号，同时产生FIFO读空、读错等状态信号

对于同步FIFIO，主要是实现速率匹配，起到数据缓冲的作用。设计的关键在于array存储阵列或RAM空满标志的产生。设计的思路大概可以描述为：设置计数器elem_cnt，计数器的最小计数值为0，最大计数值,是array的最大存储深度。当写使能时，计数器计数+1，读使能时，计数器计数-1，读/写同时使能时，计数器计数值不变。当计数器的值为0时，表明此时的array没有存储数据，产生空标志；当计数值为最大存储深度值时，array存满了，此时产生满标志。

同步、异步FIFO的区别，在设计中有哪些不同？

答案：区别：

1.同步FIFO的时钟有且只有一个，读写数据均在同一个时钟有效沿下驱动，异步FIFO的时钟通常有两个，读写数据在不同的时种下驱动。

2.同步FIFO常作为缓冲器使用，异步FIFO常作为跨时钟域处理使用。 在设计时，同步FIFO的空满状态可由一个计数信号产生，异步FIFO的空满状态需要将读写指针先转成格雷码，判空（满）是在读（写）时钟域进行的，将写（读）指针的格雷码在读（写） 时钟域下同步，判空是读写指针的格雷码完全相同，判满是读写指针的格雷码高两位不同，其余位相同。