数字模块设计
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IC-bird
这个作者很懒,什么都没留下…
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数字电路复位设计
复位的用途:ASIC做仿真时,需要强制ASIC进入一个可知态。通常ASIC中的每一个寄存器,不管系统是否需要复位,都应该时可复位的。在某些情况下,对于高速应用中的流水线(串行移位)寄存器,可以去掉复位,从而获得更高的性能。寄存器的编码风格 每个Verilog过程块应该只模型一种寄存器// 一个寄存器用于捕获数据,输出传送到一个跟随寄存器// 第一部分使用了同步复位,第二部分包含了一个没有使用复位的跟随寄存器// 因为一个过程块推导出两种寄存器,导致rst_n也被用到了跟随...原创 2021-12-20 10:32:56 · 1211 阅读 · 0 评论 -
跨时钟域电路设计
同一个时钟域是根据同一个时钟原点一个锁相环PLL产生多个时钟,相位倍数都是可控的,他们之间为同步时钟不同锁相环PLL产生的时钟,即使频率相同,也是异步时钟,他们之间的相位关系是不可控的双锁存器同步法一个信号进入另一个时钟域之前,将该信号用两个触发器所存两次,最后得到的结果就可以避免亚稳态问题。(降低亚稳态出现的概率)优点:结构简单,易于实现,面积占用很小缺点:增加了两级触发器延迟。 快时钟域转到慢时钟域时,易造成慢时钟域采样丢失(还未来得及采样,数...原创 2021-12-17 14:07:29 · 1199 阅读 · 0 评论 -
CRC校验原理及Verilog实现
CRC全称循环冗余校验(Cyclic Redundancy Check, CRC)CRC校验的基本思路是数据发送方发送数据之前,先生成一个CRC校验码,可以是单bit也可以是多bit,并附在有效数据末尾,以串行方式发送到接收方。接收方接收到数据后,进行CRC校验,根据校验结果就可以知道数据是否有误。CRC校验码的生成:将有效数据扩展后作为被除数,使用一个指定的多项式作为除数,进行模二除法,得到的余数就是校验码。数据接收方的CRC校验:将接受的数据(有效数据+CRC校验码)扩展后作为被除数,用指.原创 2021-12-15 16:16:39 · 1793 阅读 · 1 评论 -
二进制码与格雷码转换
二进制码在一些转换时变换位数多,数字电路会产生很大的尖峰电流格雷码所有相邻整数在他们的数字表示中仅有余个数字不同,因此在任意相邻的数之间转换时,只有一位发生变化。大大地减少了由一个状态到下一个状态时逻辑的混淆。 十进制 二进制 格雷码 0 000 ...原创 2021-12-14 17:57:06 · 751 阅读 · 0 评论