挺详细的一篇Cadence学习笔记

下载方法及连接

下面这个是我下载cadence软件的下载链接,这里32位的同学要注意,不能用17版本的cadence,可以用16的,据说cadence这个软件以后升级都是往64位发展,并且16的不能打开17的,安装前一定要用管理员的身份打开阿狸狗,并且退出杀毒软件,不然会破解失败,破解失败就把关于“它的文件”删干净,不知道为什么用软件删不干净,我是自己翻文件夹用电脑管家粉碎删的,还有下面这两个安装程序也删了,安装的时候别动电脑,让他自己慢慢下。(os:来自安装了七遍的人的警告)

下载地址
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更新补丁后快捷方式失效怎么办

破解好,最好更新补丁,不然你永远不知道会有什么bug等着你,更新完,开始目录里的快捷方式可能会失效,点进去出现界面2等待就好,可能会稍微久一点,跳出界面3,点击修复就好了。
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cadence软件介绍

下完在电脑开始>cadence release下目录里有一大堆的快捷 方式。一开始我看到这些有点蒙,经过了解,cadence这个软件功能非常丰富,也适用于团队合作,你可以看下面这个链接,各个功能模块都是分开的。

Cadence SPB 整个软件系统分为18个功能模块


这个链接是关于orcad 和allegro的区别,前者适合画原理图,后者时候画PCB。

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新手只要用这两个就好,快捷方式不会自己生成
阿狸狗安装软件可以一键生成orcad和allegro的快捷方式
生成快捷方式打不开的话就去开始目录下自己找
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Cadence Product Choices

打开OrCAD, 会弹出“Cadence Product Choices”对话框,里面虽然有很多的选项。但不管选哪个,运行的OrCAD界面都差不多,就是License的特性不同,就是部分功能有,部分功能没有,这里推荐选择“OrCAD Capture CIS”这个选项,这个画图时管理元件的功能比较厉害,并勾选”Use as default”作为默认选项,这样就不会每次启动OrCAD都要你进行手动选择啦。如果你想体验下其他的产品特性,比如“OrCAD Capture”,该如何切换呢。在OrCAD主界面的菜单栏“File>Change Product……”里进行切换


新建工程

File>New>Project 新建工程
Name 输入命名 ,选择最后一个选项,点击Browse可修改工程盘路径,点击OK,开始绘制原理图
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选中Design Resources或dsn文件,执行菜单命令Options>preference 可修改颜色、格点、字体等,单击颜色框修改颜色。
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右键单击page1,选中Schematic Page Properties可单独修改原理图的页面大小
或者执行菜单命令Options>Design template,修改默认参数(这个是对所有的设计和工程生效的)
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如何不打印右下角的信息框

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原理图页面右下角的信息框,以及上下边的边框和数字,左右边的边框和字母,可以在打开原理图页面后,选择工具栏Options Schematic Page Properties,在选项卡Grid Reference下面的Border Visible、Grid Reference Visible和Title Block Visible三个选项,都有Displayed和Printe两个复选框,不要勾选Displayed就不会显示了,不要勾选Printe就不会打印了,但是每一个页面都要设置一次
虽然那个Title Block框可以直接用键盘的Delete键或者选中右击Delete删除,但是这样删除后再也找不到了,而且前面的对跨页连接off-page connector添加页面标号时会报错,这几乎是一个致命的错误,所以千万不要直接删除,老老实实的在这里勾选吧。。
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原理图库

在画原理图前,先创建原理图库,执行菜单命令File>New>Library,右键>Save As可以改变路径和库名。
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选中创建的olb文件,右键>New Part,新建一个元件库,会弹出New Part Properties 对话框,按需求填入名和封装,然后单击OK.
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在新打开的界面中会出现下面这个虚线框,虚线框是元器件的内部。
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执行菜单命令Place>Pin,弹出下面这个对话框,按需求修改,添加第一个引脚,或者一次性放完,最后修改。
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放好的引脚可以移动,双击或者右键>Edit pins修改属性,外面的虚线框可以单击,通过四周的点拖动,改成合适的大小。
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如果引脚很多的也可以通过放置引脚阵列完成,执行菜单命令Place>Pin Array,弹出下面这个对话框,按需求修改,点击OK。
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放置,再框选中需要修改的引脚,右键>Edit Pins
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就可以一次性修改所有引脚的属性了。
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然后,由于虚线最后是不显示的,所以要画上实线,执行菜单命令Place>Rectangle,效果图如下
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复合元器件

若要生成有两个及以上部分的复合元器件,选中创建的olb文件,右键>New Part,修改Package Type里的数字,表示生成4个一样的元器件符号。
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若要生成的几个部分引脚功能数量不一样可以选择Heterogeneous,如下。(当然这样每个部分的元器件符号不一样,所以要一个个画)
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在Homogeneous这个选项下
按之前的步骤做好A部分,可以在左下角选择B、C、D或者执行菜单命令View>Next Part ,切换其它部分的元器件符号,会发现已经自动改好了,只要改引脚编号就好,也可通过执行菜单命令View>Package观察,双击修改(PS:我双击没用)。(半圆可通过执行菜单命令Place>Arc绘制)
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元器件逆时针放置引脚

一般都是顺时针放置引脚,像下面这样修改可实现逆时针放置
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像下面这样设置可将线条不画在格点上
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添加元件库

选中Library>右键>Add File,在下面弹出的对话框中可以找到软件安装路径自带的库。
安装目录D:\Cadence\SPB_16.3\tools\capture\library
也可以选择添加自己的库,打开.olb文件就添加完成,若不需要某些库了,选择不需要的库文件,右键>Cut。
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在page1页面执行菜单命令Place>Part(快捷键P),开始放置元器件。在弹出的Place Part 对话框中选择合适的库和需要的元器件,双击选中的元器件,在设计区域单击即可放置。也可在Part栏中输入需要的元器件名称。
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单击,或框选可选中需要移动的元器件,选中元器件,右键>Rotate(快捷键R),可90度旋转元器件(或者执行菜单命令Edit>Rotate)。
执行菜单命令Place>Wire(快捷键W)可实现电气连接,右键End wire或快捷键Esc可完成并退出连接。
交叉的两根线交叉点要连接,只有出现一个点了,才是连接的。
执行菜单命令Place>Net Alias(快捷键N),可放置信号名,以方便连线阅读原理图(就是AD里的网络标识)。
执行菜单命令Place>No Connet,可使某些引脚不需要连接。
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离页连接符,执行菜单命令Place> Off-Page Connecter,用于不同页面直接的连接


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左侧有两种形状,它们没什么区别,不同的是图标和文字的位置不同,下侧Name里写上网络名,然后点击ok,在需要的地方点击放置即可,记得同一网络的网络名要相同。
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总线,执行菜单命令Place>Bus(快捷键B)
总线入口,执行菜单命令Place>Bus Entry
地线,执行菜单命令Place>Power
电源线,执行菜单命令Place>Ground
添加图片,执行菜单命令Place> Picture,默认bmp格式,也可用其它格式
添加文字,执行菜单命令Place> Text(快捷键T)
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元器件编号重新排列

原理图画完后,若元器件编号不是按顺序排列的,可以在PCB设计前把元器件重新排列。

  1. 选中原理图根目录dsn,执行菜单命令Tools>Annotate;
  2. 在弹出的对话框中,在Action栏中选中Reset part references to “?”,取消添加原理图元件时已经自动添加的编号,弹出的对话框全选确认;
  3. 再次进入Annotate对话框,在Action栏中选中incremental references update,重新对整个工程的所有元件重新编号,弹出的对话框全选确认,即可实现重排编号;
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    原理图设计完成后,要进行DRC验证,执行菜单命令Tools>Design Rules Check,选择需要检查的项目点击确定。

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Check off-page connector connection 设置检查平坦式电路图各电路图间的电路端口连接器是否相符;
Report identical part references检查是否有重复的元件序号;
Check unconnected net 检查未连接的网络。


执行菜单命令Edit>Find,在上方横条对话框中输入需查找的元器件或网络名,可以过滤掉无用信息。
选中总工程目录dsn文件,执行菜单命令Edit>Browse,可浏览工程中各对象清单。

当绘制原理图过程中,要修改元器件符号时,可用批量替换的方法实现,在工程目录中的Design Cache 中选中需要更新的元件符号,右键执行Replace Cache命令,在弹出的的对话框中,在Browse栏选中新的库文件,在New Part Name下拉列表框中选中新的元器件符号,在Action栏中选择保留原来属性或替换原来属性,单击:是、OK。

批量更新:在工程目录中的Design Cache 中选中需要更新的元件符号,右键执行Uodate Cache命令,单击:YES、确认。

双击原理图的元器件,在弹出的对话框中找到PCB Footprin,在下方的空白处输入PCB封装名。
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修改完成后,在下方的标题框处右键,保存后再关闭。
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页面间连接off-page connector

对于页面间连接off-page connector,还可以添加页面标号,成为下左图的样子,引脚名左边或右边都有一个[3],表示该引脚连接到第三页
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首先要显示每个原理图页面的Title Block,打开原理图后在Options工具栏下的Schematic Page Properties选项下的GridReference选项卡里,勾选Title Block Visible中的“DIsplayed”,其右边的“Printe”表示打印原理图时是否打印这个小框。如果原理图中没有显示这个小框,会弹出错误如下图。
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显示之后,点击工具栏Tools->Annotate…,选择Add Intersheet References,(如果要删除已经添加的页面标号,可以选择下方的Delete Intersheet References),然后点击确定,如下图
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在Position里选择“Offset Relative to Port Name”,表示页面标号相对于引脚名偏移,它上方的“Offset Relative to Port”表示相对于引脚偏移,X Offset填10表示水平偏移10,在Format里选择喜欢的格式,默认的第一个“Standard(1,2,3)”即可,在前缀栏Prefix填上[,后缀栏Suffix填上],表示在页面标号的数字前后加上[和],如页面标号是3,就会显示[3],同时勾选最下方的“View Output”,可以在Excel里打开相关信息,它会自动在工程目录下生成一个*.csv文件(不勾选“View Output”也会生成),最后点击“OK”, 将打开的表格另存为一个Excel文件即可,如下图。
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同时会在Outputs下面看到一个*.csv文件,如下图:

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生成网表:

选中根目录工程文件dsn,执行菜单命令Tools>Create Netlist
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点击Setup选择allegro.cfg 文件的路径
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如果有的元件没有指定封装,会提示错误,此时右击工程文件*.dsn文件,选择Edit Object Properties,看看PCB Footprint这一列是不是都填好了,如果想改变表格的排列方式,在左上角右击,选择Pivot即可将行和列重新列出,成为下图的样子
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生成元件清单:

方法一:选中根目录工程文件dsn,执行菜单命令Reports->CIS of Bill Materials->Standard,选中Export BOM report to Excel。不建议勾选导出生成Excel…
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方法二:在Tools->Bill of Materials,要勾选Open in Excel,并制定.BOM文件的输出路径,通常和工程文件在同一个目录,至于表格中要输出的内容,在Header栏和下面的Combined Property string栏中按照下面的格式指定即可。其余的默认,同样会在Excel里打开元件清单,但它是按元件的种类列出的,并且会在指定目录下生成一个.BOM文件(BOM就是Bill of Materials的缩写),另存为一个Excel文件,如下图:
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Header:填写Item\tQuantity\tReference\tPart\tpcb footprint,t后面的是可以随便填的,相当于下面那一栏对应的标题(如:项目\t元件名称\t物料编号\t用量\t封装\t订购数量\t价格)(下面那一栏会生成表格中的标题)

Combined property string:填写{Item}\t{Quantity}\t{Reference}\t{Value}\t{pcb footprint}。可以根据需要调整Item,Quantity,Reference,Value,pcb footprint的位置,还能再加(\tGraphic\t \t)。

同时会在Outputs下面看到一个*.bom文件,双击打开看到一个元件清单,如下图
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打印原理图

选中工程文件dsn,执行菜单命令File->Print

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Cadence学习篇中,你可以学习如何使用Cadence软件进行原理图和PCB设计。引用中提到了一系列的学习篇文章,包括原理图工程创建、元器件绘制、PCB封装等内容。你可以通过查看这些文章来深入了解Cadence的使用方法。此外,引用中还提供了一些学习资源,包括学习视频和参考博文,这些资源可以帮助你更好地掌握Cadence的功能和技巧。如果你在使用Cadence过程中遇到了问题,可以参考引用中提供的解决方法和步骤来解决一些常见错误,比如"Cannot Initialize Profile"错误。通过学习和实践,你将能够熟练使用Cadence进行电路设计和仿真。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [Cadence学习篇(12) Cadence中使用Pspice进行电路仿真](https://blog.csdn.net/qq_45138815/article/details/126086994)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v92^chatsearchT0_1"}}] [.reference_item style="max-width: 33.333333333333336%"] - *2* [Candence学习篇(7)allegro pcb editor 17.2如何打开旧版本.brd和.dra文件等](https://blog.csdn.net/qq_45138815/article/details/119941798)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v92^chatsearchT0_1"}}] [.reference_item style="max-width: 33.333333333333336%"] - *3* [Cadence学习篇(1) Cadence原理图工程以及原理图库的创建](https://blog.csdn.net/qq_45138815/article/details/119825361)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v92^chatsearchT0_1"}}] [.reference_item style="max-width: 33.333333333333336%"] [ .reference_list ]

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