qq_42025108的博客

一、报错原文展示具体报错内容如下：[Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I5, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unuse

1.在模块中例化IBUFDS令差分时钟转化为单点时钟IBUFDS #( .DIFF_TERM("TRUE"), // Differential Termination .IBUF_LOW_PWR("TRUE"), // Low power="TRUE", Highest performance="FALSE" .IOSTANDARD("DEFAULT") // Specify the input I/O standard) u_ibuf_sys_clk ( .O(s

最近在用FPGA调试一个器件时，发现在vivado中的block design里面，若有inout数据端口，若不加IOBUF，系统将不会生成三态门。只将其视为输出端口，在代码中挂高阻仍然会接收不到任何数据。IOBUF写法如下：IOBUF #( .DRIVE(12), // Specify the output drive strength .IBUF_LOW_PWR("TRUE"), // Low Power - "TRUE", High Performance = "FALSE"

1.有符号数放大2^n次方倍运用 算数左移符号 <<<，此时会将符号位填补在最低位上。

在vivado设计中，经常会遇到需要临时添加，如下图，右键——>add Sources——>add or create design sources——>add file——>finish。再右击block design空白处：add module选择即可。生成模块图如下：...

在做FPGA硬件编程时，经常会遇到需要检测的上升沿信号。实际举例如下所示：1.模块运行时钟为clk2.需要检测的上升沿信号为flag_in比较规范的写法如下：reg flag1;reg flag2;wire flag_out;assign flag_out = (!flag2) && flag1;always@(posedge clk)begin if(rst==0)begin flag1 <= 1'b0; flag2 <= 1'b0; end el

今天我在做matlab的GUI界面时，其中涉及到定义一个全局的元胞变量(cell)。将其摘录下来如下，出现了以下错误：clc;clear allglobal as1='1';s2=123;s3='a';a(1,1:3)={s1,s2,s3}然后出现错误：从 cell 转换为 double 时出现以下错误:错误使用 double无法从 cell 转换为 double。图如下：由于在网...

一、AD7175-8介绍 AD7175-8是一款比较新的ADC器件了，至今还没有找到完整的FPGA的驱动例程，从get新板到最终调试OK也花了快一个月的时间了，终于调试完成。当然，产品介绍在ADI官网上更加详细，我只是简单说几个比较重要，我们经常考虑的几个特点吧： 通道扫描数据速率：50 kSPS 可配置通道数：1-16个 输出数据位宽：24位宽（最高位为符号位，剩下23位就都是数...

今天小编在调试FPGA时又遇到一个奇葩的问题！说其奇葩，不知道是我道行不够还是它确实罕见，最后，请一个学长看了半天也没看出来为什么。我来说说这个奇葩问题吧：首先有如下vivado工程示意图：我在模块B中定义了一个位宽为32的变量，然后通过top连接，将数据发送到模块A,最后再传输到PC端的上位机上。然后我在A中例化了一个ila的逻辑分析仪，给他的输入时钟为50mhz，最终显示的值确实为真确...

CY7C68013A调试经验总结本人调试的开发板如上图所示。用FPGA控制usb2.0，并把数据发送到cy768013A的fifo中，最后从电脑中读取出fifo中的知识，最终实现硬件中的数据向电脑pc端的告诉互传。经验总结：1.官网给出的固件不能直接用！！要根据你自己的要求，相应的对寄存器进行配置。2.PCB板引脚标错了！！！！也就是读使能引脚和写使能引脚标反了！3.数据传输频率不能太...