利用tcl文件,快速建立PYNQ_Z2-HDMI_输出图像、文字的Block Design

  1. 软件平台
    vivado2019.1web
  2. 硬件平台
    PYNQ_Z2
  3. 具体操作

第一步:

新建一个工程

第二步:

添加用户的IP核(使用到的IP核见附件)

 

第三步:

Tools->Run Tcl Script....

在这里选择在附件下载的tcl文件

这样设计就完成了

 

按下F6验证设计是否正确

第四步:

生成HDL

添加约束文件


set_property -dict { PACKAGE_PIN L17 IOSTANDARD TMDS_33 } [get_ports { TMDS_clk_n}]; #IO_L11N_T1_SRCC_35 Sch=hdmi_tx_clk_n
set_property -dict { PACKAGE_PIN L16 IOSTANDARD TMDS_33 } [get_ports { TMDS_clk_p }]; #IO_L11P_T1_SRCC_35 Sch=hdmi_tx_clk_p

set_property -dict { PACKAGE_PIN K18 IOSTANDARD TMDS_33 } [ge
这段数字设计综合工具的执行脚本包含了多个命令,每个命令的作用如下: 1. `source -verbose "../const/design_info.tcl"`:引入常量文件 `design_info.tcl`。 2. `set_attribute information_level 9`:设置综合信息输出级别为 9。 3. `set_attribute hdl_track_filename_row_col true`:在门级网表中添加源代码文件名、行号和列号等信息。 4. `set_attribute hdl_generate_index_style %s_%d`:设置门级网表的索引样式为 `%s_%d`,其中 `%s` 表示模块或信号的名称,`%d` 表示该模块或信号在其父模块中的序号。 5. `set_attribute hdl_generate_separator _`:设置门级网表中模块和信号之间的分隔符为下划线。 6. `set_attribute hdl_search_path $SEARCH_PATH`:设置综合工具的搜索路径为 `$SEARCH_PATH`,其中 `$SEARCH_PATH` 是常量文件中定义的路径。 7. `set_attribute library $LIB_LIST_MAX`:将当前设计的综合库设置为工程中定义的最大库列表。 8. `read_hdl -sv $RTL_LIST -define LEAF_BHV`:读取 Verilog/SystemVerilog 文件,其中 `$RTL_LIST` 是常量文件中定义的文件列表,`-define LEAF_BHV` 表示定义了宏 `LEAF_BHV`。 9. `set_attr blackbox true [find / -hdl_arch clock_tree_model*]`:将时钟树模型标记为黑盒。 10. `elaborate $DESIGN_TOP`:对顶层模块进行综合。 11. `set_attribute write_vlog_bit_blast_constants true`:在 Verilog 输出文件中写入常量的位表示。 12. `set_attribute write_vlog_unconnected_port_style none ;#(none/partial/full)`:在 Verilog 输出文件中处理未连接的端口,`none` 表示不处理。 13. `set_attribute hdl_undriven_output_port_value none`:定义未驱动输出端口的默认值为 `none`。 14. `set_attribute hdl_unconnected_input_port_value x`:定义未连接输入端口的默认值为 `x`。 15. `set_attribute hdl_allow_inout_const_port_connect false`:禁止连接 inout 类型端口和常量端口。 16. `syn_gen -effort high`:进行综合,`-effort high` 表示使用高效的综合策略。 17. `change_names -regexp -allowed "a-zA-Z0-9_" -subdesign -max_length 20`:对子模块的名称进行修改,将不符合规范的字符替换为下划线,最大长度为 20 个字符。 18. `change_names -regexp -allowed "a-zA-Z0-9_" -instance`:对实例的名称进行修改,将不符合规范的字符替换为下划线。 19. `change_names -regexp -allowed "a-z0-9_" -net`:对信号的名称进行修改,将不符合规范的字符替换为下划线。 20. `write_hdl -equation > $GNR_NETLIST`:将门级网表输出到 `$GNR_NETLIST` 文件中。
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