ZYNQ7020领航者开发板基于正点原子VDMA例程修改RGB时序输出行场信号

ZYNQ7020领航者开发板基于正点原子VDMA例程修改RGB时序输出行场信号

项目需求：
正点原子的VDMA例程输出RGB是DE模式，而我需要的是HV模式。直接用Verilog语言写，不方便PS端调用，正点的例程PS端可以控制颜色，分辨率的切换，后续如果需要LCD显示图片也比较方便。所以我在正点的例程上稍作修改，具体可以参考正点原子的教程http://www.openedv.com/

问题描述：
正点原子的架构如下：

这里VDMA会一直读取DDR里的颜色数据，Timing IP核控制RGB时序的输出，时序给到Video Out，再尤其进行输出。这里的行场同步信号在rgb2lcd自定义的IP核中一直是拉低的，不符合我们的需求。

原因分析：
尝试过修改正点原子的自定义IP核rgb2lcd，在IP核中加上行场信号也不行，仔细看了下IP核中的Verilog代码：

我一直认为VS，HS，DE信号是从Video Out IP核中输出到这里并没有做什么修改，但是VS，HS一直是低电平。百思不得其解！

解决方案：
其实timing IP核输出的已经是带有行场信号的时序，只需要去掉正点的自定义IP核rgb2lcd，把信号线直接从Video OutIP核上进行输出，再约束好自己需要输出的管脚即可，PS端代码不需要修改。

第一次写博客，有写的不好的地方大家见谅，具体参考正点原子SDK教程，有疑问可以留言，谢谢。