zhangkui469226425的博客

原创 Xilinx 7系列fpga在线升级和跳转

我也很无语，明明一个地址一个使能就能跳转的事情，我也不知道为啥傻逼Xilinx搞这么复杂搞出个ICAP。《ug953-vivado-7series-libraries-en-us_原语》9，STARTUPE2原语。给HWICAP提供EOS信号。文档见《xapp1247-multiboot-spi》不要想着投机取巧，没有简便方法，我这个方法就是正解。看到这里，聪明的你肯定已经想放弃了。

原创 axi can ip相关笔记

按理说这个xdc文件应该是ip根据连线自动生成自动刷新的，不过没找到那里能配置一下告诉ip正确的时钟频率，且手动修改这个xdc文件无效，重新编译后又会刷回这个默认频率。暂未找到解决方案，该问题存疑。3，axi can ip需要专门的license，否则会导致不能生成bitstream。2，axi总线不超过100m，且大于can_clk，最后用的100m。1，can_clk最大24m，最后用的24m。

原创 xilinx平台PL读写PS ddr

这里位宽只能选择32bit，实际我们需要64bit。详见“5、调试过程中遇到的问题一”1，block design结构，我这里是4个模块需要同时读写ps端ddr。原因是axi总线位宽为32bit，而ddr burst为8字节64bit。vitis用freertos，读pl写的ddr数据没刷新，读不到。5，调试过程中遇到的问题一：偶地址能写进去，奇地址写不进去。3，模块端操作读写ddr的axi总线为自动生成的ip。2，可以看到映射的地址4个master都是一样的。把axi总线改为64bit后读写ok。

原创 xilinx FPGA flash加载时间优化

原创 板间通讯avalon总线转16bit并行总线用于通用寄存器读写

1，本模块主要用于实现master端avalon总线转16bit并行总线，slave端恢复成avalon总线，实现板间通信。2，master端avalon_to_16bit_no_addr.v。如果硬件支持的话也可以数据线用inout，省掉8跟线。5，master端0x74寄存器读到0x1234波形。4，master端0x74寄存器写0x1234波形。3，slave端恢复avalon总线并读写寄存器。数据位宽可以根据需要扩展32bit、64bit。

原创 xilinx搭建axi转avalon通用寄存器读写模块

注意M_AVALON_address要右移两位。1，axi转avalon bridge配置。2，block design结构。3，reg_ctrl.v代码。

原创 位置式PID算法的c语言实现

【代码】PID算法的c语言实现。

原创 A10的pll reconfig

我之前写过《quartus动态配置pll reconfig》，讲的是A5的pll reconfig。这次调A10，结果发现寄存器配置、地址、操作流程都变了，不能无脑移植。

转载 FPGA状态机（一段式、二段式、三段式）、摩尔型（Moore）和米勒型（Mealy）（转载）

文章写的特别好所以转载保存。

原创 avalon_to_axilite（avalon为主端）

【代码】avalon_to_axilite（avalon为主端）

原创 xilinx zynq+vitis实现命令行编译输出xsa以及bin文件

6.导出xsa文件给软件同事，指令为：write_hw_platform -fixed -include_bit -force -file {…3.输入复位synth指令：reset_run synth_1，系统编译回到最初始状态（这样工程编译的时候就从synth->impl->write_bitstream一步步进行），这个指令根据自己需要来确定是否使用。4.编译bit文件指令：launch_runs impl_1 -to_step write_bitstream -jobs 8。

原创 C语言思维和硬件（Verilog）思维写代码的两种风格

硬件（Verilog）思维。

原创 AXI Memory Mapped To PCI Express手册学习笔记

AXI Memory Mapped To PCI Express手册学习笔记

原创 quartus动态配置pll reconfig

quartus动态配置pll reconfig

原创 lvds实现板间通信

lvds实现板间通信

原创 FPGA器件选型

FPGA器件选型

原创 Altera ddr3 debug tools使用方法

注意：如果使用Quartus II 12.1之前的版本，使用DDR3 Debug Tools需要.qpf，.qsf，.sof，.jdi四个文件。如果使用Quartus II 12.1或者12.1以后的，则需要.qpf，.qsf，.sof即可。因为我司基本使用Quartus II 13.1或者13.1以上的版本，所以只需要.qpf，.qsf，.sof 3个文件；接下来只介绍使用3个文件的操作流程。

原创 仿真其它笔记

1，举例1对应的txt格式如下：最后会依次读每一行，直到读到最后一行，然后一直就是最后一行。

原创 QuestaSim/modelsim单独仿真

modelsim是仿真用的，有32位和64位两个版本，需要破解。32位可以配合debuusy查看波形。64位的不行，只能再moelsim里面看波形。再加上debussy要多搭一个软件环境，所以相比较而言QuestaSim单独仿真还是很有优势的。...

原创 NIOS2 平台实现shell命令行调试

NIOS2 平台实现shell命令行调试。

原创 transceiver toolkit使用说明

transceiver toolkit使用说明

原创 QuSim_10.7c_win32安装

安装原因：32位可以配合debuusy查看波形。64位的不行，只能再moelsim里面看波形安装说明：1.安装包上图红框位win32的安装包，蓝框所示为破解工具2.安装步骤（1）首先双击安装exe应用程序“questasim-win32-10.7c.exe”（2）选择安装路径：（3）等待安装完成。（4）完成后，“Install Hardware Security Key Driver”选择“否”（5）选择“exit”关掉 “License Wizard”。（6）解压crack文件得到下述文件，复

原创 Debussy-54v9安装

安装压缩包：1.首先安装“Debussy-54v9-NT.exe”文件，双击后出现如下界面：可以选择默认路径也可以选择其它盘安装，注意不要写中文路径。选择安装类型，最好选择Typical类型，如下：选择相关配置。进行安装。选择Yes继续，don’t display。安装完成，电脑上会出现如下列表，看到安装后的软件。点击上图红框中的“Debussy”，闪一下之后消失，需要破解。2.破解首先将 “debussy-54v9-crack.exe”文件copy到安装路径下，我安装路径如下：双击“de

原创 xilinx 7020带vitis工程程序固化

xilinx 7020带vitis工程程序固化1，先编译逻辑，generate bitstream2，生成xsa文件3，update xsa文件4，编译vitis5，更新boot.bin。boot.bin就是最终固化文件6，通过vitis烧录flash

原创 quarters带nios工程整理工程结构修改路径

1，按照要求整理文件结构如下：2，修改qsf中的文件路径关键词替换：关键词 替换为code …/src/codecore …/src/code/coreconstraints …/src/constrsnios/synthesis …/src/code/hw_platformsoftware …/softwareusb …/src/code/usb注意，这里的相对路径的当前路径是 .qsf 文件的路径3，找到qsys中调用的ip的tcl文件，打开，按2中的关键词替换

原创 高云FPGA(四)：抓信号

一、抓信号1，参考《SUG100_Gowin 云源软件用户指南》，5.4，以及《SUG114_在线逻辑分析仪用户指南》2，新建.gao文件2，配置.gao3，抓信号二、其它笔记1，定义2，防优化。参考《SUG550-1.5_GowinSynthesis用户指南》，5.8wire mywire /* synthesis syn_keep=1 */;reg reg1/* synthesis syn_preserve = 1 */;...

原创 高云FPGA(三)：程序固化和下载

一、纯逻辑不带软核的固化1，参考《SUG502-1.3_Gowin_Programmer用户指南》2，sram下载程序（掉电丢失）3，FPGA片内flash固化二、逻辑+软核固化1，参考《IPUG532-1.9_Gowin_EMPU_M1下载参考手册》2，总共有4种软硬件设计的下载方法3，我们选择第一种，软件编程输出作为硬件 ITCM 初始值4，配置itcm初始化文件5，然后编译的.fs文件就会包括了软件程序，按“一、纯逻辑不带软核的固化”方法下载即可...

原创 高云FPGA(二)：

一、管脚绑定1，参考《SUG918_Gowin 云源软件快速入门指南》，3.3。详细《SUG935_设计物理约束》2，生成的管脚约束文件为.cst3，管脚绑定后如下：二、专用管脚复用1，绑定完管脚以后报错，说专用管脚不能做普通GPIO2，参考《UG290_编程配置手册》，第5章。查询到这个管脚可以复用为普通GPIO3，Project>Configuration>Dual-Purpose Pin4，编译通过三、解决vhdl语法编译报错1，移植VHDL代

原创 高云FPGA(一)：环境搭建

一、高云资料汇总www.gowinsemi.com.cnSUG940， Gowin 设计时序约束指南SUG935， Gowin 设计物理约束指南SUG114， Gowin 在线逻辑分析仪用户指南SUG282， Gowin 功耗分析工具用户指南SUG502， Gowin Programmer 用户指南UG285， Gowin 存储器(BSRAM & SSRAM)用户指南SUG283， Gowin 原语用户指南UG286， Gowin 时钟资源(Clock)用户指南UG287， G

原创 transceiver_toolkit调整Vod和pre-emphasis

一、datasheet说明：二、ip配置说明如下：1，首先在IP核中增加动态可配，步骤如下：选择dp_top_uut/dp_tx_uuto/gxb_tx_i的IP核，双击点开：2，然后按照下图中标注的1,2,3,4的顺序生成新的IP核即可；三、toolkit的使用1，首先将sof文件下载到pg中，然后设置测试文件，开电；然后在quartuas 18.1中打开如下toolkit控制界面，步骤如下：,2，打开界面如下，选择file–load design…；同样下载自己刚才的sof文件：

原创 altera FPGA 通过mac ip操作mdio读写phy寄存器

一、通过mac层操作mdio读写phy芯片寄存器1，逻辑驱动层跟phy芯片中间还有个mac层，逻辑不能直接访问phy芯片的mdio接口，而是要通过mac层访问。具体结构关系如下2，phy芯片的mdio接口映射的是MDIO Space1，对应的地址为0xA0-0xBF3，通过avalon总线访问mac层寄存器，访问phy芯片寄存器的时候要做相应的地址偏移4，例如要读写phy芯片的0x02寄存器，则地址应该是0xA0+0x02二、88E1512芯片读写举例1512中的寄存器有“页”的概念，所以

原创 通过set_clock_groups命令约束时钟

一、未做约束的情况下编译时序比较差二、通过set_clock_groups命令对不需要分析的异步时钟进行处理如上图所示的这种值变态大的，一般都是因为强行分析了两个没有关系的异步时钟，对于这种情况可以通过set_clock_groups指令1，找到报红的时钟，右键2，在弹出来的 report timing界面点击“report timing”3，这个界面会展示那两个时钟冲突导致报红4，这两个时钟，一个是dp-nios的驱动时钟，一个是dp的phy时钟，两者可以异步处理。则可以在dsc中增加如

原创 DP400使用实例

一、软件安装1，软件安装序列号在背面70N5 9FZ4 W892 DC0Z FZAH WNEQ TWYS K3XF二、硬件环境搭建三、协议解析DP点屏流程DPRX将HPD拉高DPTX检测到HPD信号的变化之后，判定进入Plug/Re-plug状态DPTX通过AUX CH读取DPRX的DPCD Register 0x000-0x00fDPTX根据读取到的DPCD Register值对Link Layer与Phy Layer初始化DPTX根据读取到的DPCD Register值，向D

原创 sof转rbf方法

一、直接用convert programming工具转这个方法用的比较多，比较简单，不多解释二、用命令行调用convert programming工具转（转载）今天给大家介绍一种通过脚本让Quartus II在编译过程的同时自动生成JIC文件。前提是设计者事先要确认一个正确的转换设置（不同的设计可能设置会有不同），再将这种设置保存到一个*.cof（这里命名为jicgen.cof）文件之中，如图2所示。图2：准确设置配置文件转换选项并保存到COF文件接着是编写一个简单的TCL脚本文件，该脚本文

原创 quarters自动编译生成sof

一、Nios自动编译的步骤步骤1：在windows的运行输入框输入cmd，运行windows的命令行工具步骤2：运行nios ii的command shell脚本 Nios II Command Shell.bat，运行Nios II工具“D:\intelFPGA_pro\18.1\nios2eds\Nios II Command Shell.bat”“D:\intelFPGA_pro\18.1\nios2eds”是nios ii的安装目录，根据实际安装路径进行修改步骤3：编译bsp进入到

原创 Power-up trigger功能

一、功能描述顾名思义，这个功能就是让用户可以一上电就能开始抓信号。使用场景一般是抓刚上电时的某个信号，比方说我想知道pg 220v上电多久后能完成ddr初始化。因为这个初始化很快一般1s以内，常规抓信号方法需要用户点Run Analysis，根本来不及点二、功能使用设置Power-Up Trigger，左键选中auto_signaltap_1->右键弹出菜单中选择 Enable SignalTap II，单击左键确定。就设置好了Power-Up Trigger功能，同时选择触发信号为，然后

原创 18.1的qsys下封装ip reset、clk不能配置问题

一、问题描述之前有同事的18.1工程里面有参考老版本13.1工程封装的spi ip，该ip在18.1下能正常编译无err和warning，如下图所示：参考这个ip封装自己的qspi ip，结果avalon_slave的clk和reset选不了，报错就说avalon_slave没有clk和reset二、问题解决各种尝试确认源码没问题、18.1版本破解没问题、配置没问题，最后尝试了一下把conduit模块里面的5个信号换成不一样的名字后，avalon_slave 里面的reset和clk就可以选了。

原创 nios平台开发简介

原创 OneNote 无法打开该位置，它可能不存在或者您可能没有打开权限

开篇第一句先容我抱怨一下：office简直是辣鸡，其中OneNote更是辣鸡中的鸡屁股。目前为止遇到的问题包括：office卸载以后无法安装，网上各种辅助卸载工具都用了都不行，最后折腾重装系统；OneNote各种闪退或者登录后不能编辑文字；笔记本各种打不开等等问题。无奈公司各种笔记文档周报都是OneNote只能硬着头皮用抱怨完了来分享解决问题的方法问题描述：网页可以打开，当时用OneNote就是不能打开，找IT排查过了服务器没有问题，其他人都能打开。也重装过office了，还是打不开这个笔记。

原创 VScode使用笔记

一、打开settings.json这可以通过在初始开发环境中打开VS Code并按住Ctrl + Shift + P来显示可用命令列表来实现。输入“首选项：打开设置（JSON）”并按Enter键。这将打开一个名为settings.json的文件。要传输用户设置，只需通过运行相同的命令将内容复制到目标计算机即可打开文件。{“editor.fontSize”: 16,“window.restoreWindows”: “none”,“files.autoGuessEncoding”: true}二