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RSS订阅原创 力扣编程题
两数之和给定一个整数数组 nums 和一个整数目标值 target，请你在该数组中找出 和为目标值 的那 两个 整数，并返回它们的数组下标。你可以假设每种输入只会对应一个答案。但是，数组中同一个元素不能使用两遍。你可以按任意顺序返回答案。示例 1：输入：nums = [2,7,11,15], target = 9输出：[0,1]解释：因为 nums[0] + nums[1] == 9 ，返回 [0, 1] 。示例 2：输入：nums = [3,2,4], target = 6输出：[.
2021-01-27 08:16:50
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原创 63_ZYNQ7020开发板_QSPI实现Vivado的PL端程序和ZYNQ配置UART0_和SDK程序同时运行
1)打开黑金的自带的硬件配置vivado程序复制命名为linux_base_uart22)将verilog.v代码design_1_wrapper.v修改如下，增加了点灯程序always块//Copyright 1986-2017 Xilinx, Inc. All Rights Reserved.//--------------------------------------------------------------------------------//Tool Version: Viva
2020-12-02 17:07:07
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原创 62_ZYNQ7020开发板_SD/QSPI实现Vivado的PL端程序和SDK程序同时运行
1)双击用vivado打开黑金7020自带的linux_base工程2)查看vivado顶层文件design_1_wrapper.v文件//Copyright 1986-2017 Xilinx, Inc. All Rights Reserved.//--------------------------------------------------------------------------------//Tool Version: Vivado v.2017.4 (win64) Build
2020-12-01 14:44:31
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原创 61_ZYNQ7020开发板_SD/QSPI方式启动_ax_peta
1）复制黑金7020自带的"linux_base.sdk”到Linux主机的/home/yanhaoyu/7020/Y_debian/linux_base.sdk的目录中2）设置petalinux环境变量，运行下面命令source /opt/pkg/petalinux/settings.sh3)运行下面命令设置vivado环境变量source /opt/Xilinx/Vivado/2017.4/settings64.sh4)创建名称为ax_peta工程petalinux-crea
2020-12-01 09:15:19
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原创 60_ZYNQ7020开发板_时序逻辑模块
一、D触发器D触发器在时钟的上升沿或下降沿存储数据，输出与时钟跳变之间输入信号状态相同。top.vmodule top(d,clk,q);input d;input clk;output reg q;always @(posedge clk)begin q <= d;endendmoduletop_tb.vmodule top_tb( ); reg d; reg clk; wire q; initial begin
2020-11-21 16:32:40
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原创 59_ZYNQ7020开发板_组合逻辑模块
一、组合逻辑电路组合逻辑电路的特点是任意时刻的输出仅取决于输入信号，输入信号变化，输出立刻变化，不依赖时钟一、与门1.真值表Verilog 代码top.vmodule top(a,b,c); input a; input b; output c; assign c = a & b; endmoduletop_tb.v`timescale 1 ns/1 nsmodule top_tb();reg a;reg b;wir
2020-11-21 15:23:54
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原创 58_ZYNQ7020开发板_单独编译uboot源码，在内核源码中编译设备树arch/arm/boot/dts/zynq-zed.dts
7020开发板对应的设备在内核源码arch/arm/boot/dts/zynq-zed.dts路径下/* * Copyright (C) 2011 - 2014 Xilinx * Copyright (C) 2012 National Instruments Corp. * * This software is licensed under the terms of the GNU General Public * License version 2, as published by the
2020-11-14 17:11:47
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原创 57_ZYNQ7020开发板_单独编译内核
1.解压内核文件，然后复制到ubuntu16.04系统复制后如下1.执行命令，设置工作环境source /opt/pkg/petalinux/settings.sh2.执行如下命令，清理工程make ARCH=arm CROSS_COMPILE=arm-linux-gnueabihf- distclean3.执行命令，配置工程make ARCH=arm CROSS_COMPILE=arm-linux-gnueabihf- xilinx_zynq_defconfig4.执行命
2020-11-09 16:10:47
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原创 56_ZYNQ7020开发板_安装telnet远程登录
=telnet==================1.安装服务apt-get install telnetdapt-get install telnetd-sslapt-get install xinetd新建一个文件/etc/xinetd.d/telnet,内容如下，并保存vi /etc/xinetd.d/telnet#default: on#description: The telnet server serves telnet sessions; it uses ＼#unenc
2020-11-07 12:33:08
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原创 55_ZYNQ7020开发板SDK_下使用Free RTOS
一、实现Vivado工程为"freeos_test"本节开始搭建Free RTOS实时操作系统运行环境，本实验以FreeRTOS Hello World举例，实现两个LED灯以不同的间隔持续闪烁。本实验基于“双核AMP的使用”工程，硬件环境不需要修改。二、新建工程，OS Platform选择freetos901_xilinx三、选择FreeRTOS Hello world举例四、生成后如下五、查看main.c函数，Hello World例子中建立了两个任务，发送任务和接收任务，接收任务得到
2020-10-21 15:15:56
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原创 54_ZYNQ7020开发板SDK_逻辑双核AMP的使用
前面的例程都是采用单核CPU，有些情况比如多任务处理，并行处理，需要用到双核CPU，本章将开始介绍双核CPU1.CPU0实现PS端按键中断，控制PS端的LED的亮灭，并向CPU1发出软件中断，让CPU1打印CPU0内存空间的一串字符。2.CPU1实现PL端按键中断，控制PL端的LED的亮灭，并向CPU0发出软件中断，让CPU0打印CPU1内存空间的一串字符。3.内存空间的划分，共享内存空间的使用4.FSBL启动Flash一、硬件环境搭建本实验以“ps_hello”例程为基础，添加PL端GPIO，
2020-10-20 19:15:46
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原创 53_ZYNQ7020开发板SDK_逻辑XADC的使用
实现Vivado工程为"ps_xadc"ZYNQ7020的XADC内嵌在PS端，容许CPU或其他主机连接XADC，而不用使用PL端。XADC最大采样率为1MSPS，精度为12bits，内置电压和温度传感器，可监测芯片的电压及温度信息。电压传感器可监测芯片的有VCCINT、VCCAUX、VCCBRAM等，VP_0和VN_0为一对专用的ADC模拟输入口。VAUXP[*]和VAUXN[]也是ADC输入口，但是不用做ADC输入口时，可用作普通IO使用。在AX7015/AX7021/AX7010/AX7020/A
2020-10-19 18:13:41
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原创 52_ZYNQ7020开发板SDK_逻辑ARM_UART读写控制
在前面的实验中，都会发现打印信息，主要调用"xil_printf"或"printf"，均是通过串口打印本节介绍PS端UART的读写控制，每隔1s向外发送一串字符，如果收到数据，产生中断，并将接收到的数据再发送出去。一、Vivado工程基于“ps_hello”UART模块介绍以下是UART模块的结构图，TxFIFO和RxFIFO都为64字节。下图为UART的四种模式软件工程师内容二、SDK程序开发主程序流程：UART初始化->设置UART模式->设置数据格式->设置中断
2020-10-19 12:22:23
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原创 51_ZYNQ7020开发板SDK_逻辑ARM_以太网实验（LWIP）
1.开发板有1路千兆以太网，通过RGMII接口连接，本实验演示如何使用SDK自带的LWIP模板进行千兆以太网TCP通信。一、Vivado工程建立基于"ps_hello"另存为一个"net_test"，vivado工作。PS端Ethernet 0已经配置过。二、创建SDK基于模板LWIP创建APP三、下载测试测试环境需要一个支持DHCP的路由器，开发法办连接路由器可以自动获取IP地址，实验主板和开发板在一个网络，可以香菇通信。...
2020-10-16 12:45:01
2153
原创 50_ZYNQ7020开发板SDK_逻辑ARM_PL端AXI GPIO的使用
本节开始使用AXI GPIO，通过AXI总线控制PL端的LED等，同时介绍PL端按键的使用。使用ZYNQ最大的疑问就是如何把PS和PL结合起来使用，在其他SOC芯片中一般都会有GPIO，本实验使用一个AXI GPIO的IP核，让PS端通过AXI总线控制PL端得到LED灯。原理介绍：一个AXI GPIO模块有两个GPIO，分别是GPIO和GPIO2，也就是channel1和channel2，为双向IO。一、Vivado工程建立1）打开“ps_hello”另存为一个名为“07_ps_axi_gpio
2020-10-16 10:24:55
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原创 49_ZYNQ7020开发板SDK_逻辑ARM_PS_LED/EMIO输入输出
本节介绍EMIO控制PL端LED灯的亮灭，同时介绍利用EMIO连接PL端按键控制PL端的LED灯。一、前言前面介绍了PS端MIO的结构如下，从图中可知BANK0和BANK1的MIO有54个。BANK2和BANK3的EMIO有64个，本节采用EMIO控制PL端LED。LED与KEY的PL端原理图二、Vivado工程建立1.以ps_hello工程为基础，另存一个名为ps_emio工程，打开ZYNQ配置，把GPIO EMIO勾选上。2.在MIO配置中选择EMIO的位宽为5位，因为PL端的LED有
2020-10-15 10:03:47
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原创 48_ZYNQ7020开发板SDK_逻辑ARM_PS_LED/GPIO输入输出
本章介绍PS端的MIO操作，MIO是基础的外设IO，可以连接诸如SPI,I2C,UART,GPIO等，通过Vivado软件设置，软件可以将PS端信号通过MIO导出，同样可以将信号通过EMIO连接到PL端的引脚上。因为需要控制PS端的MIO，所以需要将GPIO MIO打开，需要配置。MIO共有两个BANK，BANK0有有16个引脚，BANK1为38个引脚，共计54个引脚7020开发板BANK介绍，分别连接PS端54脚和PL端64脚BANK0控制32个信号，BANK1控制22个信号总共MIO有54个
2020-10-14 13:24:28
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原创 47_ZYNQ7020开发板SDK_逻辑ARM_PS定时器中断实验
学习ZYNQ定时器建议经常阅读xilinx文档UG585打开1_ps_hello,另存一个名为"ps_timer”的工程。中断介绍：Zynq中断大致可分为三个部分，1为SGI，软件生成的中断，共16个端口；2为PPI,CPU私有外设中断，有5个；3为SPI，共享外设中断，来自于44个PS端的IO外设以及16个PL端的中断。中间部分为GIC，也即中断控制器，用于对中断进行使能，关闭，掩码，设置优先等。编写SDK软件程序，运行SDK，删掉多出来的硬件平台信息文件夹。使用别人的SDK工程也会有类似的现象
2020-10-09 15:46:56
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原创 46_ZYNQ7020开发板驱动AD7606逻辑分析仪分析串口显示
一、AD7606模块参数AD型号：AD7606通道数：8通道AD位数：16bit最高采样频率:200ksps输入电压：-5V~+5V二、模块结构三、AD7607简介AD7606是一款8通道同步采样数据采集系统，片内集成输入放大器，过压保护电路，二阶模拟抗混叠滤波器、模拟多路复用器、16位200KPS SARADC和一个数字滤波器，2.5V基准电压源。可以处理 ±10V与±5V真双极性输入信号。四、AD7606功能图五、AD7606时序图AD7606可以对所有8路的模拟输入通道同
2020-09-22 18:45:48
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原创 45_ZYNQ7020开发板SDK_逻辑ARM输出“Hello World“
摘要：前面实验都是在PL端进行，PL端开发和FPGA开发流程没什么区别，ZYNQ的主要优势就是FPGA和ARM的合理结合。开始使用ARM，也就是PS,使用串口打印输出Hello World**FPGA工程师:**负责把vivado工程搭建好，提供好硬件给软件开发人员。**软件工程师：**在硬件基础上开发应用程序。ZYNQ芯片分PL端和PS端，PS端的IO分配相对固定，ZYNQ中需要将ARM硬核添加到工程中才能使用。一、FPGA工程师工作内容创建一个ps_hello工程点击"Create Bl
2020-09-11 20:51:33
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原创 44_ZYNQ7020开发板Vivado配置FIFO并用Vivao自带逻辑分析仪分析
摘要：FIFO是FPGA应用当中非常重要的模块，广泛应用于数据的缓存，跨时钟域数据处理。学好FIFO是FPGA的关键，灵活运用好FIFO是一个FPGA工程师必备的技能。赛灵思提供的FIFO IP核进行读写测试。一、实验原理FIFO:First in,First out代表先进的数据先出，后进的数据后出。需要在Xilinx提供的FIFO的IP核实例化一个FIFO，根据读写时序写入和读取FIFO中存储的数据。结构FIFO分为读和写两部分，另外就算是状态信号，空和满信号，同时还有数据的数量状态信号，没
2020-09-11 10:08:09
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原创 43_ZYNQ7020开发板Vivado配置ROM并用Vivao自带逻辑分析仪分析
摘要：FPGA本身是SRAM架构，断电之后，程序就消息，我们利用FPGA内部的RAM资源实现ROM,每次上电把初始化的值先写入RAM。一、实例化ROM的IP核通过IP核实例化一个ROM，根据ROM的读时序来读取ROM中存储的数据。创建ROM初始化文件可以创建rom_init.coe文件，后缀一定是".coe"，第一行为定义数据格式，16代表ROM的数据格式为16进制。第3行开始到第34行，是这个32*8bit，大小的ROM的初始化数据。最后一行用数字结束用分号。MEMORY_INITIALIZA
2020-09-10 19:00:08
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原创 42_ZYNQ7020开发板Vivado配置RAM并用Vivao自带逻辑分析仪分析
RAM是FPGA中常用的基础模块，可广泛用于存储数据，同样它也是ROM，FIFO的基础。xilinx在Vivao里为我们已经提供了RAM的IP核，我们只需要通过IP核例化一个RAM,根据RAM的读写时序写入和读取RAM中存储的数据。并用在线逻辑分析仪ila，观察RAM的读写时序和从RAM中读取的数据。一、创建Vivado工程在添加RAM IP之前先新建一个ram_test的工程，然后再工程中添加RAM IP。新建ram_test.v工程添加ram_ip，IP核将Component Name改
2020-09-10 13:12:40
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原创 42_ZYNQ7020开发板Vivado配置IP核生成5路PLL（锁相环）
通过锁相环对时钟进行倍频生成我们需要的时钟频率PLL，即锁相环。是FPGA的重要资源。一个FPGA系统往往需要多个不同的频率，不同相位的时钟信号。所以一个FPGA芯片的PLL数量是衡量FPGA芯片的重要指标。数字锁相环（PLL）锁相环（PLL）主要用于频率综合。使用一个PLL可以从一个输入时钟信号生成多个时钟信号。一、创建Vivado工程新建一个pll_test工程，点击Project Manager界面下的IP Catalog在第一个界面ClockingOptions里，我们选择PLL资源
2020-09-09 18:12:22
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原创 41_ZYNQ7020开发板Vivado操作_GPIO
对于ZYNQ来说PL(FPGA)开发很重要。目的：熟悉Vivad开发环境，操作GPIO一、创建Vivado工程二、创建Verilog HDL文件点亮LED三、编辑代码module led( input sys_clk, input rst_n, output reg [3:0] led );reg[31:0] timer_cnt;always@(posedge sys_clk or negedge rst_n)begin if (!rst_n) begin
2020-09-09 14:23:11
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原创 40_ZYNQ7020开发板RS485协议通信
工业控制现场很多智能仪表都具备RS-232和RS-485两种通信接口类型。RS-232是美国1969年公布的通信协议，也是工业控制中应用最广泛的一种串行接口，采取不平衡传输方式。缺点：传输距离短，最大约30米，传输速率低，最高20kb/s，共模能力差，抗干扰能力弱，所以RS232只适合本地设备之间的通信。RS-485是弥补RS232通信距离短，传输速率低等不足之处，于1983年提出一种串行数据接口标准，RS485采用差分传输方式，也叫平衡传输，有较高的噪音抑制能力，最大传输距离约1200米，最大传输
2020-09-08 17:57:21
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原创 39_ZYNQ7020开发板RS232协议通信
1.RS232串口通信详解两个232串口连接时，接收数据针脚与发送数据针脚相连接彼此交叉，信号地对应相接即可。串口的电气特性1）RS-232通信最远距离15M2）RS232可做到双向传输，全双工，最高传输速率可以达到20kbps。3）RS232上传输的数字量采用负逻辑且与地对称逻辑1： -3V ~ -15V逻辑0：+3V ~ +15V常用的转换电路有232通信参数a)波特率1200、2400、4800、9600、19200波特率b)数据位：标准是5、7、8c)停止位：用于表示
2020-09-08 12:26:41
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原创 38_ZYNQ7020开发板IIC协议操作EEPROM_24LC64
IIC器件地址每个IIC器件都有一个器件地址，常见的IIC接口的EEPROM存储器，留有3个控地址的引脚，由用户自己再硬件设计上确定。IIC通信原理：主机往总线上发送地址，所有的从机都能接收到主机发出的地址，然后每个从机将主机发送的地址与自己的地址比较，如果匹配上，这个从机就会向总线发出一个响应信号。主机收到响应信号后，开始想总线上发送数据，这样主机与从机的通讯就建立起来了，如果主机没有收到响应表示寻址失败。AT24C6424C64这颗EEPROM器件，器件地址为1010加3位片选信号。由芯片管教
2020-09-07 18:34:37
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原创 37_AC620开发板串行序列机IIC协议接口RTC时钟芯片PCF8563,时钟显示
一、I2C协议I2C集成电路总线是一种串行通信总线，使用多主从架构，由飞利浦1980年设计，一般用在小数量场合，传输距离短。在物理层面I2C接口需要两条总线线路，即SCL（串行时钟线）、SDA（串行数据线），I2C是半双工，任意时刻只有一个主机，每个I2C从机器件都有唯一一个器件地址。传输速率100Kb/s，快速模式可达到400kb/s,高速模式达3.4Mbit/s,I2C协议规定时钟线路SCL低电平期间，数据线SDA发生改变时钟线路SCL高电平期间，数据线SDA数据保持时钟线路SCL高电平
2020-09-07 17:01:16
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原创 36_ZYNQ7020开发板串行序列机SPI协议接口DAC_TLV5618
模数转换D/A，指数字信号转变为模拟信号的电子元件一、TLV5618型DAC工作原理是一个基于电压输出型双通道12位单电源数模转换器。二、TLV5618型DAC芯片引脚功能三、原理图四、DAC芯片输出电压计算原理TLV5618是由两个电阻网络实现两路数模转换，**每路DAC的核心是一个拥有4096（2的12次方)个节点电阻，对应4096种不同的组合，**每个电阻网络的一段接到GND。则DAC的输出电压范围0V~VREF其中每个DAC通道的电阻网络电压输出后级，连接了一个2倍增益的放大
2020-09-06 19:32:14
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原创 35_ZYNQ7020开发板串行序列机SPI协议接口ADC128S022
模数转换器即A/D转换器，或简称ADC，通常是指将模拟信号转变为数字信号的电子元件。经过与标准量比较处理后的模拟量转换成以二进制数值表示的离散信号的转换器。ADC128S022我们使用的模数转换器为8通道及12位的分辨率。模拟电源VA输入范围为2.7V-5.25V，数字电源VD输入范围为2.7V~VA。通信接口支持：SPI、QSPI、以及通用的DSP接口。转换速率：50kps-200kps本款ADC为12位的分辨率，因此1bit代表电压值即为VA/4096。当模拟电压低于VA/8192，输
2020-09-06 17:52:12
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原创 34_ZYNQ7020开发板PWM产生器_50Mhz、输出5Khz/20%、输出2Khz/25%、输出音乐
AC620连接蜂鸣器蜂鸣器：通过前民对蜂鸣器的介绍，要使无源蜂鸣器正常发声，需要在控制端BEEP给出相应的频率PWM波。PWM波:：即脉冲宽度调制，PWM控制技术广泛应用在测量、通信、功率控制与变频等众多领域。如下图为周期为1Khz，脉冲宽度（占空比）分别为20%、50%、90%当信号周期一定，信号高电平时间所占信号周期的百分比不一样，即为不同占空比的PWM波。在逆变电路中，当使用这一的波形去驱动MOS管的导通时，由于一个周期内不同占空比的PWM信号其高电平持续长度不一样，因此使得MOS管的开通
2020-09-05 18:34:38
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原创 33_ZYNQ7020计数器50Mhz,LED以500ms翻转闪烁
设计一个计数器，让开发板上的LED以500ms翻转一次。开发板上的晶振为50MHz，也就是说时钟的周期是20ns，则可以计算出500ms = 500_000_000ns/20ns=25_000_000，则需要计数器计数25_000_000次，至少需要一个25位的计数器(255>25_000_000?224)且每当计数次数到达需要清零并重新计数。25位就是2的25次方计数器模块module counter( Clk50M, Rst_n, led ); input
2020-09-05 16:14:39
1150
原创 32_ZYNQ7020开发板独立按键点灯
一、模块接口设计按键输入信号key_in相对于FPGA内部信号来说是一个异步信号，(key_in的状态不依赖于时钟Clk)，如果不进行处理直接将其输入使用，容易造成出现时序紊乱的亚稳态。因此如下：key_in为按键输入，key_in_sb为同步后的信号。reg key_in_a,key_in_b;//声明同步寄存器 always@(posedge Clk or negedge Rst_n) if(!Rst_n)begin key_in_a <= 1'b0;//第一个寄存器 key
2020-09-05 15:52:03
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原创 31_ZYNQ7020开发板通用异步收发器_UART发送
串口接收模块设计与验证发送时序接收时序六次采样结果分别是1/1/1/1/0/1电平结果为1，若为0/0/1/0/0/0电平结果为0一、串口接收模块功能：串口回环测试，在PC端串口调试终端向FPGA发送数据，FPGA接收数据后再次发给PC端代码：8’N，8位数据，无奇偶效验位，波特率9600顶层文件uart_rx_top.vmodule uart_rx_top( Clk, //模块时钟 Rst_n, //模块复位 Rs232_Tx, //Rs232
2020-09-05 14:06:24
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原创 30_ZYNQ7020开发板通用异步收发器_UART
通信中常用的协议有UART(通用串行总线)、IIC（集成电路总线）、SPI（串行外围总线）、USB2.0/3.0（通用串行总线）以及Ethernet(以太网)。UART包括RS232，RS485、RS422。UART是异步串行通信的总称，232,485,422是对各种异步串行通信口的接口标准和总线标准。RSR232硬件接口针脚功能使用前设置UART通信在使用前包括数据位数、波特率大小、奇偶效验和停止位。数据位可选5、6、7、8、默认8.波特率指从一设备发送到另一设备的波特率，即每秒可以通信
2020-09-05 13:16:54
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原创 29_ZYNQ7020开发板组合逻辑时序逻辑(Verilog)
Verilog基础模块介绍1.常量整数：二进制b或者B、八进制o或者O、十进制d或者D、十六进制h或者H。x和z:X代表不定值、z代表高阻值，例如5’b00x11第三位不定值，3’b00z表示最低位为高阻值。下划线：用来做数据分割提高可读性，如：8’b0000_1111参数parameterparameter用来表示定义常量，提高可读写和维护性。定义：parameter width = 8 定义寄存器reg[width-1:0]a;定义8位宽度的寄存器。被调用模块module rom#(
2020-09-05 10:43:45
817
原创 27_ZYNQ7020开发板Debian_无线网卡驱动2.0
1.制作好SD卡FAT分区与EXT分区2.进入 /etc/network/interfaces.d/ 看看有没有wlan0文件，没有的话，复制一份eth0文件为wlan03.编辑 /etc/network/interface 文件，添加以下内容# wlan0allow-hotplug wlan0iface wlan0 inet dhcpwpa-conf /etc/wpa_supplicant/wpa_supplicant.conf4.如果没有在interface中指定密码的话，需要编辑
2020-08-30 10:45:23
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原创 26_ZYNQ7020开发板_网卡驱动
此处说的网卡驱动不是网络驱动，网络驱动OSI有七层协议，模型从上往下为：应用层，表示层，会话层，传输层，数据链路层，物理层，而linux中使用TCP/IP四层模型为：应用层，传输层，网际层，网络接口层。实验新建ax-netcard-drv.c/** ===================================================== ** *Author : ALINX Electronic Technology (Shanghai) Co., Ltd. *Website:
2020-08-23 12:42:50
1085
43_ZYNQ7020开发板Vivado配置ROM并用Vivao自带逻辑分析仪分析
2020-09-10
42_ZYNQ7020开发板Vivado配置RAM并用Vivao自带逻辑分析仪分析
2020-09-10
42_ZYNQ7020开发板Vivado配置IP核生成5路PLL（锁相环）
2020-09-09
41_ZYNQ7020开发板Vivado操作_GPIO
2020-09-09
36_ZYNQ7020开发板串行序列机SPI协议接口DAC_TLV5618
2020-09-08
39_ZYNQ7020开发板RS232协议通信
2020-09-08
40_ZYNQ7020开发板RS485协议通信
2020-09-08
37_AC620开发板串行序列机IIC协议接口RTC时钟芯片PCF8563,时钟显示
2020-09-07
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