在第一次VHDL实验中,要求实现下图所示的非常简单的逻辑功能:
由于VHDL中实现逻辑功能的语言与C语言类似,稍微学习一下VHDL的语法,很容易就写出了实现该逻辑功能的语句:
IF S="00" THEN
A<=C;
ELSIF S="01" THEN
C<=A;
ELSE
C<=B;
END IF;
但是这样的仿真结果会出现右图所示的“不确定”信号:
从网上找到的代码与笔者想的代码稍有不同:
IF S="00" THEN
C<="ZZZZZZZZ";A<=C;
ELSIF S="01" THEN