FPGA第三天

Anaconda（蟒蛇）介绍

python3 会一直更新 python2 已经稳定不更新
anaconda 一个具有很多库，并且带有python3，仅仅有python3是不够的，他是一个python大礼包，自带各种库，还不停更新，如果只有python那他就一个光杆司令，没有指挥的东西。
还有在其他下载的地方

在网页版可以写python的环境，蟒蛇anaconda
安装此软件会惹乱别的python，需要卸载别的
conda list 查看安装的库

1.在anaconda prompt通过pip可以自己下载
2.也可以下载网上再安装 pip install 它的文件名

jupyter notebooks使用

养成边代码注释习惯

修改打开python文件路径
通过在快捷方式改进

好处：既可以写博客也可以写代码，十分的好玩。markdown加python十分好用python也可以一步一步执行。

vga多字符的显示

今天学会了关于安路板子中rom引用。
想清楚了如何将过程中将uart传出来的数据，通过提前存进去的在rom的字模数据，当然也可以使用寄存器使用（学长的提醒）
字模数据是需要创建mif文件，对应输出的rom的位数。
今天再次使用了，modelsim依然失败，按照步骤来安装了仿真模型，加载进去，选择一个仿真案例还是失败了。
哈哈，不过突然我正在写的博客时，突然发现好起来了，自己一个人真的很难。这就是可能是成年人了。

创建了数据识别输出字模信息模块，代码改动原本是以计数器为主，加rom地址位，然后发现在复位端按照数据拼接，致使显示信息每最后一行出现问题。
之后进行了，使用case语句十分香哈哈。不会出现rst复位的取值。

加入的新模块

module vga_dis(
		vga_clk,
		rst_n,		
		data,
		
		add,
		data_m
 );
input				vga_clk		;
input				rst_n		;
input	[15:0]		data		;

output	reg	[11:0]		add			;
output	reg	[255:0]		data_m		;

reg		[3:0]	cnt	;

always@(posedge vga_clk or negedge rst_n)
	if(!rst_n)
		begin
		cnt <= 'd0;
		add <= 'd0;
		end
	else if(cnt == 'd15)
		begin
		cnt <= cnt;
		add <= add;
		end
	else
		begin		
		cnt <= cnt + 1'b1;
		add <= add + 1'b1;
		end
always@(posedge vga_clk or negedge rst_n)
	if(!rst_n)
		data_m <= 'd0;
	else
		case(cnt)
			0: data_m[255:240] <= data;
			1: data_m[239:224] <= data;
			2: data_m[223:208] <= data;
			3: data_m[207:192] <= data;
			4: data_m[191:176] <= data;
			5: data_m[175:160] <= data;
			6: data_m[159:144] <= data;
			7: data_m[143:128] <= data;
			8: data_m[127:112] <= data;
			9: data_m[111:96] <= data;
			10: data_m[95:80] <= data;
			11: data_m[79:64] <= data;
			12: data_m[63:48] <= data;		
			13: data_m[47:32] <= data;
			14: data_m[31:16] <= data;
			15: data_m[15:0] <= data;
		endcase
endmodule

引用

ROM D(
	 .doa(data), 
	 .addra(add), 
	 .clka(w_clk), 
	 .rsta(1'd0)
	 );

复位信号为0有效。

今天学习的时效性还是很差，明天接着加油。