小小的香香的-CSDN博客

原创 HDLBits练习（十二）Circuits_Sequential Logic_Counters

Count15要求：构建一个从 0 到 15（含）计数的 4 位二进制计数器，周期为 16。复位输入是同步的，应将计数器复位为 0。弄清楚计数器的清零和计数条件就很容易。module top_module ( input clk, input reset, // Synchronous active-high reset output [3:0] q); reg [3:0] q_reg; always@(posedge clk)

2022-04-13 20:50:54 271

原创 HDLBits练习（十一）Circuits_Sequential Logic_Latches and Flip-Flops（2）

DFF+gate要求：实现下图电路。module top_module ( input clk, input in, output out); wire d; assign d = in ^ out; always@(posedge clk) out <= d; endmoduleMux and DFF （Mt2015 muxdff）要求：考虑下面的时序电路，其中使用了具有触

2022-04-13 00:34:03 441

原创 HDLBits练习（十一）Circuits_Sequential Logic_Latches and Flip-Flops（1）

Dff要求：描述一个D 触发器，由上升沿触发。module top_module ( input clk, input d, output reg q ); always@(posedge clk) q <= d;endmoduleDff8要求：描述一个8位D 触发器，由上升沿触发。module top_module ( input clk, input [7:0] d, output [7:

2022-04-07 23:45:47 243

原创 HDLBits练习（十）Circuits_Combinational Logic_Karnaugh Map to Circuit

Kmap1要求：实现下面卡诺图所描述的电路。module top_module( input a, input b, input c, output out ); assign out = a | b | c;endmoduleKmap2要求：实现下面卡诺图所描述的电路。提示：尝试化简卡诺图。module top_module( input a, input b, input c,

2022-04-06 19:56:16 299

原创 HDLBits练习（九）Circuits_Combinational Logic_Arithmetic Circuits

Hadd要求：实现一个半加器module top_module( input a, b, output cout, sum ); assign {cout,sum} = a + b;endmoduleFadd要求：实现一个全加器module top_module( input a, b, cin, output cout, sum ); assign {cout,sum} = a + b + cin;endmodule

2022-04-06 00:54:12 232

原创 HDLBits练习（八）Circuits_Combinational Logic_Multiplexers

Mux2to1要求：描述一个2选1选择器，当选通信号sel=1，输出b，sel=0，输出a。module top_module( input a, b, sel, output out ); assign out = sel ? b : a;endmoduleMux2to1v要求：描述一个输入为2个100位向量的选择器，当选通信号sel=1，输出b，sel=0，输出a。module top_module( input [99:0] a, b

2022-04-04 17:01:05 454

原创 HDLBits练习（七）Circuits_Combinational Logic_Basic Gates

Wire（Exams/m2014 q4h）要求：实现下图功能。module top_module ( input in, output out); assign out = in;endmoduleGND（Exams/m2014 q4i）要求：实现接地功能。module top_module ( output out); assign out = 1'b0;endmoduleNOR（Exams/m2014 q

2022-04-03 15:46:11 592

原创 HDLBits练习（六）Verilog Language_More Verilog Features

Conditional要求：给定四个无符号数，运用条件运算符得出最小的数。条件运算符：？：（问号前是条件判断式，若判断为真，则执行冒号前的语句；若为假，则执行冒号后的语句）module top_module ( input [7:0] a, b, c, d, output [7:0] min); wire [7:0] a_b, c_d; assign a_b = a < b ? a : b; assign c_d = c &l

2022-04-02 15:57:03 498

原创 HDLBits练习（五）Verilog Language_Procedures

Alwaysblock1要求：使用 assign 语句和 always 块构建 AND 门。注意：always赋值的左侧必须要是变量如：reg。module top_module( input a, input b, output wire out_assign, output reg out_alwaysblock);assign out_assign = a & b;always@(*) out_alwaysblock = a

2022-04-01 16:49:31 656

原创 HDLBits练习（四）Verilog Language_Modules:Hierarchy

Module要求：实例化一个模块。实例化有两种方法，一是将端口按名称连接在一起，另一种方法是按端口顺序连接。module top_module ( input a, input b, output out );/* mod_a mod_a_inst( .in1(a), .in2(b), .out(out)); */mod_a mod_a_inst(a,b,out);endmoduleModule pos要求：实例化

2022-03-31 23:08:45 534

原创 HDLBits练习（三）Verilog Language_Vectors

Vector0要求：给定一个3位宽的输入向量，分别实现将该向量直接输出和将该向量的每一位输出。module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body starts after module declaration assign out..

2022-03-30 15:11:55 288

原创 HDLBits练习（二）Verilog Language_Basics

Wire要求：描述一个具有单输入单输出的模块，使其表现为一条导线。这里只需要使用assign语句讲输入的值直接赋值给输出。module top_module( input in, output out ); assign out = in;endmoduleWire4要求：描述一个具有三输入四输出的模块，让其具有下图的连接状态。使用4次assign赋值语句分别对四个输出进行赋值。module top_module( input a,b,c.

2022-03-29 22:03:35 420

原创 HDLBits练习（一）Getting Started

Step one要求：输出逻辑1.这里只需要使用assign赋值语句对输出进行赋值即可。module top_module( output one ); assign one = 1'b1;endmoduleZero要求：输出逻辑0.同样使用assign赋值语句。module top_module(output zero); assign zero = 1'b0; endmodule...

2022-03-29 21:16:50 254