HDLBits练习（二）Verilog Language_Basics

Wire

要求：描述一个具有单输入单输出的模块，使其表现为一条导线。

这里只需要使用assign语句讲输入的值直接赋值给输出。

module top_module( input in, output out );

    assign out = in;

endmodule

Wire4

要求：描述一个具有三输入四输出的模块，让其具有下图的连接状态。

 使用4次assign赋值语句分别对四个输出进行赋值。

module top_module( 
    input a,b,c,
    output w,x,y,z );

	assign w = a;
	assign x = b;
	assign y = b;
	assign z = c;

endmodule

Notgate

要求：描述一个非门。

使用 ~ 对输入进行取反并赋值给输出。

modu