HDLBits练习（十一）Circuits_Sequential Logic_Latches and Flip-Flops（1）

Dff

要求：描述一个D 触发器，由上升沿触发。

module top_module (
    input clk,   
    input d,
    output reg q );

    always@(posedge clk)
        q <= d;

endmodule

Dff8

要求：描述一个8位D 触发器，由上升沿触发。

module top_module (
    input clk,
    input [7:0] d,
    output [7:0] q
);

    always@(posedge clk)
        q <= d;

endmodule

Dff8r

要求：描述一个具有高电平有效的同步复位信号的8位D 触发器，由上升沿触发。

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output [7:0] q
);

    always@(posedge clk)
        if(reset == 1'b1)
            q <= 8'd0;
        else
            q <= d;

endmodule

Dff8p

要求：描述一个具有高电平有效的同步复位信号的8位D 触发器，由下降沿触发，触发器必须重置为 0x34 而不是零。

module top_module (
    input clk,
    input reset,
    input [7:0] d,
    output [7:0] q
);

    always@(negedge clk)
        if(reset == 1'b1)
            q <= 8'h0x34;
        else
            q <= d;

endmodule

Dff8ar

要求：描述一个具有高电平有效的异步复位信号的8位D 触发器，由上升沿触发。

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output [7:0] q
);

    always@(posedge clk or posedge areset)
        if(areset == 1'b1)
            q <= 8'd0;
        else
            q <= d;


endmodule

Dff16e

要求：创建一个16位D触发器，字节使能输入控制16位寄存器中的每个字节是否应该写入，byteena[1]控制高字节d[15:8]，byteena[0]控制高字节d[7：0]。resetn是一个同步的低电平有效复位，上升沿触发。

module top_module (
    input clk,
    input resetn,
    input [1:0] byteena,
    input [15:0] d,
    output [15:0] q
);

    always@(posedge clk)
        if(resetn == 1'b0)
            q <= 16'd0;
        else
            begin
                if(byteena[1] == 1'b1)
                    q[15:8] <= d[15:8];
                else
                    q[15:8] <= q[15:8];
                if(byteena[0] == 1'b1)
                    q[7:0] <= d[7:0];
                else
                    q[7:0] <= q[7:0];
            end
            
endmodule

D Latch

要求：实现以下锁存器。

module top_module (
    input d, 
    input ena,
    output q);

    always@(*)
        if(ena == 1'b1)
            q <= d;
        else
            q <= q;
    
endmodule

DFF(Exams/m2014 q4b)

要求：实现以下电路，ar为异步复位信号。

module top_module (
    input clk,
    input d, 
    input ar,   
    output q);

    always@(posedge clk or posedge ar)
        if(ar == 1'b1)
            q <= 1'b0;
        else
            q <= d;

endmodule

 DFF(Exams/m2014 q4c)

要求：实现以下电路，r为同步复位信号。

module top_module (
    input clk,
    input d, 
    input r,   
    output q);

    always@(posedge clk)
        if(r == 1'b1)
            q <= 1'b0;
        else
            q <= d;

endmodule

本小节共18道题，将分两次更新。