FPGA设计之IO时序约束（二）

3.时钟与数据方向相反

这种情况一般是由FPGA产生时钟，并且从外部存储设备读取数据的情况。比如从片外的SDRAM读取数据（如下图所示）。向SDRAM中写数据为源同步的模式，（一）已经分析过。而从外部输入时钟并且FPGA向外发送数据比较少见，在这里就不讨论了。

下面进行公式推导，套路和（一）一样的：

• Setup time
  Trequire = latch edge + Tclk2(int) –Tsu
  Tarrive = launch edge + Tclk1(int) + Tclk1(ext) + Tco + Tdata(PCB)+Tdata(int)
  Tslack = Trequire - Tarrive
  = latch edge +Tclk2(int) –Tsu – [ launch edge + Tclk1(int) + Tclk1(ext) + Tco + Tdata(PCB)+Tdata(int) ] >=0
  移项得
  latch edge - launch edge - Tco - Tclk1(ext) -Tdata(PCB) >