Verilog 实现占空比为50%的偶分频四分频 SVA查看波形

想喝奶茶啾啾

已于 2022-02-23 17:22:39 修改

阅读量956

点赞数

分类专栏： Verilog Verilog 文章标签： fpga开发 verilog

于 2022-01-12 11:38:50 首次发布

本文链接：https://blog.csdn.net/qq_43464337/article/details/122449909

版权

Verilog 同时被 2 个专栏收录

4 篇文章 0 订阅

订阅专栏

Verilog

4 篇文章 0 订阅

订阅专栏

module div4(input clk,reset,output reg clkout);
parameter N=4;    //偶数分频，将N改为相应的偶数即可
reg [1:0] cnt;

always@(posedge clk)begin
if(!reset)
cnt<=2'b00;
else if(cnt==(N/2)-1)
cnt<=2'b00;
else
cnt<=cnt+2'b01;
end
always@(posedge clk)begin
if(!reset)
clkout<=0;
else if(cnt==(N/2)-1)
clkout<=~clkout;
else
clkout<=clkout;
end

a_1:assert property(
@(posedge clk)
        clkout[*2]|=>(!clkout)[*2]|=>clkout);//断言

endmodule