雷雷雷木木木-CSDN博客

原创 [HDLBits] 习题记录（2）

4、Create a module with 3 inputs and 4 outputs that behaves like wires that makes these connections:a -> wb -> xb -> yc -> z创建一个有3个输入端口和四个输出端口的模块，并且按照a -> w；b -> x；b -> y；c -> z，来连接输入和输出端口。module top_module( input a,b,c,

2021-06-21 00:23:22 184

原创 [HDLBits] 习题记录（1）

1、We’re going to start with a small bit of HDL to get familiar with the interface used by HDLBits. Here’s the description of the circuit you need to build for this exercise:Build a circuit with no inputs and one output. That output should always drive 1 (

2021-06-15 00:26:37 313 1

原创 [Verilog HDL] txt文件数据的读入与输出举例

[Verilog HDL] txt文件数据的读入与输出举例第一次发分享文章与代码，请多多包涵，有错误的地方希望大家指出。一起学习，一起进步。本次分享的主题是Verilog的语法中用fscanf函数读取txt文本文件中的数据，用fscanf函数读取txt文本文件中的数据，用fscanf函数读取txt文本文件中的数据，用fwrite函数将计算出的数据输出到txt文本文件。因为只是借鉴其他人的，没有深入理解其中的函数，之后会有所补充。模块代码：//简单的累加模块module read_write(in

2020-07-21 22:35:40 4223 3

合肥工业大学FPGA课程设计-出租车自动计费器设计

设计一个出租车自动计费器，具有行车里程计费、等候时间计费及起价三部分，用三位数码管显示总金额，最大值为99.9元。（a）行车里程单价2.5元/公里，等候时间单价2.5元/5分钟，起价8元（3公里起价）。（b）行车里程的计费电路将汽车行驶的里程数转换成与之成正比的脉冲数，然后由计数译码电路转换成收费金额，实验中以一个脉冲模拟汽车前进十米，则每100个脉冲表示1公里，然后用乘法器将里程数乘以每公里单价的比例系数，从而计算出具体费用。（c）用数码管显示行驶公里数，三个数码管显示行驶里程。

2020-09-09

空空如也

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