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原创 硬件问题记录

电容从中间断裂,不是击穿,在板卡弯曲时能够正常工作。

2023-08-08 15:30:22 98

原创 vivado使用技巧

1.find功能

2022-08-25 10:36:51 288 1

原创 win10输入法变成繁体字如何解决

原因:​ windows自带输入法简体和繁体切换快捷键是crtl+shirft+F,比如我,就是在sublime中写代码时按了这个快捷键导致输入法切换。首先右键中字,也就是windows自带输入法,点击显示/隐藏输入法工具栏我这里截图已经改回来了,如果是繁体,就会显示繁字,点击最右边设置点第二个按键在最下面可以看到切换快捷键功能先按快捷键变成简体,再将切换关掉。还能从设置-语言-----进入输入法选项,也会进到类似界面。......

2021-09-05 22:53:52 2314

转载 dcp edif文件生成

vivado常用的封装形式有几种,大致有一下几种 IP edif dcp 封装Ip就不讲了,可以直接封装整个工程,这里主要介绍dcp及edif文件 封装dcp文件 1.将要封装的模块设置为顶层模块 2.设置下图 值得注意的是。生成dcp时,需要先将xdc文件disable掉 ...

2021-09-03 21:08:23 734 1

原创 zedboard(7)DMA lwip测试

参考米联客开发资料。

2021-09-03 19:19:14 822 5

原创 zedboard(6)AXI DMA环回测试

  从Zynq Bolock Design可以了解Axi HP通道可以到DDR。BD工程  所谓DMA就是设备和内存之间直接通信,这里面使用的IP是Axi Direct Memory Access ,相当于是DMA控制器。  S_AXI_LITE接口允许进行控制查询寄存器等操作;  M_AXI_SG没有用到,暂留;  M_AXI_MM2S是内存到DMA控制器的写通道;  M_AXIS_MM2S是DMA控制器到设备的写通道,是stream接口;  S_AXIS_S2MM是设备到DMA控制器的

2021-08-31 20:15:15 397

原创 zedboard(5)spi轮询和中断

一个SPI可以有几个从设备在程序中使用 s32 XSpiPs_SetSlaveSelect(XSpiPs *InstancePtr, u8 SlaveSel) 选择。其实就是吧对应设备的ss拉低。备注:只选一个ss,可以不用指定。(感觉,还没测试)这是xspips.c中定义的函数,发送和接收有 XSpiPs_Transfer 和 XSpiPs_PolledTransfer 两个函数,分别采用中断和轮询模式。  一、轮询模式米联客参考代码,SpiPs_Init中部分和官方例程流程一样,Spi

2021-08-24 16:38:43 4586 3

原创 zedboard(4)uart中断

  uart的中断的设置等函数和其他一个模式,要注意的是它的中断处理函数返回值是事件和发送和接收的数据个数。  初始看代码令人疑惑的是这部分,初始化中断之后还指定了一个中断处理函数。  按照以往套路,应该是这里直接绑定处理函数。  为了验证所想,将上图部分指定处理函数,并将下图中部分注释。再次测试,结果仍然正确。  所以uart中断和前面文章的中断还是一样的模式,只是要判断返回事件的类型,做出相应处理。    uart还有个注意的是,可以选择一些工作模式,比如例子工程的环回模式,发出去

2021-08-23 22:04:23 674

原创 zedboard(3)定时器中断

  此例使用CPU Private Timer,属于私有中断PPI。  定时器的工作频率是CPU时钟的一半。CPU时钟666.666Mhz,那么定时器工作频率就是333.333Mhz。  定时器初值的设置:    因为定时器是计数减计数到0,所以定时时间 = (初值 + 1) / 工作频率。    初值 = 定时时间 * 工作频率 - 1。  代码参考例子工程,还是同样的套路。/********************************************************

2021-08-23 20:28:31 194

原创 zedboard(2)PL中断请求

  BD工程:  代码:#include <stdio.h>#include "xscugic.h"#include "xil_exception.h"#define INT_CFG0_OFFSET 0x00000C00// Parameter definitions#define SW1_INT_ID 61#define SW2_INT_ID 62#define INTC_DEVICE_ID XPAR

2021-08-23 18:59:26 112

原创 zedboard(1)GPIO驱动和中断

常规驱动  MIO和EMIO都是一样的模式。#include "xparameters.h"#include "xgpiops.h"#include <xil_printf.h>#include "sleep.h"XGpioPs Gpio; /* The driver instance for GPIO Device. */int main(void){ XGpioPs_Config *ConfigPtr; int Status; u32 InputData;

2021-08-23 16:17:47 259

原创 SDK使用技巧

SDK使用技巧1.利用odjdump -h memtest.elf查看用户程序在DDR中的各部分,起始地址和大小。(memtest.elf换成你要查看的用户程序的elf文件)直接使用arm-xilinx-eabi-objdump –h lab4.elf 会报错,提示不是内部命令,只保留objdump就行。............

2021-08-23 16:07:44 821

原创 多相分解技术

  CIC和HB滤波器因各自的特点在多速率信号处理中得到了广泛的应用,但两种滤波器均有各自的应用范围。例如,半带滤波器只能进行2倍的整数倍内插或抽取,CIC滤波器只适用于信号速率远小于采样速率的情况。在多速率信号处理过程中,当信号速率转换不满足这些特殊条件时,仍需要采用一般的FIR滤波器进行信号抽取或插值后的滤波运算。  滤波后假如要实现M倍抽取,那么在计算时,就可以取对应n=kM(k=1,2,……N)的值进行滤波计算,这样就能减少计算量。  设滤波器的阶数N=12,抽取因子M=3,则结构如下:

2021-07-23 09:57:36 797 1

原创 CIC和HB滤波器

CIC和HB滤波器CIC滤波器HB滤波器  CIC滤波器  积分梳状滤波器(CIC,Cascaded Integrator Comb),一般用于数字下变频(DDC)和数字上变频(DUC)系统。CIC 滤波器结构简单,没有乘法器,只有加法器、积分器和寄存器,资源消耗少,运算速率高,适合工作在高采样率条件下,且CIC是一种基于零点相消的FIR滤波器,已经倍证明是在高速抽取或插值系统中非常有效的单元。  根据Nobel恒等式,变换抽取器的位置,可得如下结构:  MATLAB中fdatool调用

2021-07-22 22:05:41 2627 1

原创 多速率信号处理

多速率信号处理介绍一般结构抽取和插值抽取插值介绍  在软件无线电中,一方面在信号采样时希望以尽可能高的采样率来降低A/D转换器的信噪比,且尽可能使整个系统软件化,这使得信号速率非常高;另一方面是在信号处理和编码时,又希望只处理有效的信号频段,使信号速率尽可能低;最后在D/A转换时又需要较高的采样率来还原信号,提高信噪比。  三者看似矛盾的需要,在多速率信号处理技术的支持下成为一个有机整体,通过插值和抽取可以满足任意信号速率转换的需求。一般结构抽取和插值抽取插值一般的DA芯片都要实现插

2021-07-22 14:53:05 970

原创 IIR级联型结构实现

IIR级联型结构实现级联型结构与直接型结构相比:1.每一个级联部分中的反馈网络很少,易于控制有限字长效应带来的影响,且IIR滤波器的阶数一般较小。2.便于准确实现数字滤波器的零/极点,每一级分开调整。3.运算速度快;占用资源少(除法采用移位)。4.若除法采用移位,每一级都需要用近似移位实现除法运算,与理想误差较大。...

2021-07-21 19:50:01 2555 1

原创 IIR直接型结构实现

IIR直接型结构实现IIR直接型结构图MATLAB仿真FPGA实现IIR直接型结构图MATLAB仿真由于存在反馈结构,要注意字长效应,在实现之前先一步仿真确定位宽变化。%E5_31_DirectArith.m;fs=2000; %采样频率fc=500; %阻带截止频率Rs=60; %阻带衰减(dB)N=7; %滤波器阶数Qcoe=[8 12]; %滤波器系数字长Qout=[12 24];

2021-07-21 16:11:54 1478

原创 coe文件及产生

一. COE文件格式:1. Block Memory COE File; This .COE file specifies the contents for a block memory of depth=16, and width=4.memory_initialization_radix=2;memory_initialization_vector=1111,1111,1111,1111,1111,0000,0101,0011,0000,1111,1111,1111,1

2021-07-20 20:47:15 873

原创 全串行、并行FIR滤波器

全串行FIR实现`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Create Date: 2021/03/13 17:28:28// Design Name: FIR滤波器全串行结构实现仿真// Module Name: FIR_FULL_SERIAL//////////////////////////////////////////

2021-03-28 16:53:09 2649 3

原创 DDR3 MIG上板测试记录

DDR3介绍DDR3芯片以 镁光(Micron) 的 MT41J256M16为例:MT41J256M16 – 32 Meg x 16 x 8 banks:在我看来,一共能存储256M的16位数,一共4G。地址:命名规则要注意的在Configuration和Speed Grade两项。规定了存储配置和时钟速度。内部结构:管脚信息:The differential data strobe (DQS, DQS#) is transmitted externally, along

2020-12-17 19:41:46 3940 3

原创 Verilog语法记录

数据类型及其常量及变量1.数字二进制整数(b或B);十进制整数(d或D);十六进制整数(h或H);八进制整数(o或O);表达方式:<位宽><进制><数字>8‘d10(全面表达方式),’d10(位宽由机器决定,但至少32位),10(十进制整数10)x和z值:x代表不定值,z代表高阻值(z也可以是‘?’)。负数:-8’d10;下划线:8‘d1111_0000;2.参数(parameter)型parameter msb = 7; //定义参数msb为常

2020-12-07 21:48:10 1172 1

原创 Zynq程序固化到FLASH和SD卡(Zedboard)

本次参考为ZedboradFlash原理图:根据Flash原理图,管脚配置如下:SD卡原理图:根据SD卡原理图,管脚配置如下:本次要固化的程序作用是打印串口和点亮PL端的8个led灯和MIO7脚的led灯,SDK工程目录如下:详细配置流程:第一步:1.Right click on hello_world_bsp and click Board Support Package Settings.2.Tick to include xilffs click OK (This is r

2020-12-06 20:30:36 5024 5

原创 千兆以太网帧

千兆以太网以太网数据包新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入以太网数据包以太网数据包如图:新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持,除了标准的Markdown编辑器功能,我们增加了

2020-09-30 00:23:55 519

原创 TCL和约束

bit文件压缩set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]

2020-09-09 11:18:41 1090

原创 win10快捷键

常用快捷键快捷键功能win + D显示桌面win + E打开文件资源管理器win + I打开设置win + R打开运行win + L锁屏win + S搜索win + V调出剪贴板,可查看复制历史alt + F4关闭窗口截图和录屏快捷键功能win + Shift + S截图win + G录屏摸鱼必备快捷键功能win + ctrl + D新建虚拟桌面win +

2020-08-23 11:12:07 193

原创 异步复位,同步释放

异步复位,同步释放。置位与时钟是异步的,释放是和时钟同步的,这样时序引擎就可以进行正确的分析。不要将设计中所有的寄存器都复位,只复位需要复位的寄存器, 比如说:控制信号,状态机,带有反馈的电路。数据总线尽量不需要复位。...

2020-08-06 10:21:23 283

原创 玄学问题:仿真时,改变条件,结果不变

在仿真除法器IP核时,修改了仿真条件,结果不变。在关闭仿真窗口之后,右键simulation,点击reset behavioral simulation,再点run simulation结果就会变化。然后就开始在网上瞎查,找到了一个,链接如下:链接: link.具体请看网页,反其道行之,将simulation language从Mixed设置成Verilog之后,修改代码,结果就随之变化了。也没搞懂是为啥,看也看不来,也有可能代码编的有问题,反正写下来,...

2020-06-25 23:30:44 975

原创 vivado纯verilog代码固化程序

将程序固化到flash中本次参考为EGO1开发板,flash模块如下:步骤:在生成bit流文件之后第一步,打开Implemented Design第二步,依次选择Tools——>Setting——>Bitstream,点击Configure additional bitstream settings。如果没有上一步Implemented Design没有打开,这里会显示需要打开。这里面会有很多配置,具体情况可以具体分析,很多地方也可以直接使用默认设置,这里主要介绍下图配置:

2020-06-24 09:30:50 4783 2

原创 xilinx常用buf

xilinx常用bufIBUFDSOBUFDSBUFGBUFG_GTIOBUFIBUFDS_GTE3/4IBUFDS差分输入IBUFDS IBUFDS_inst ( .O(O), // 1-bit output: Buffer output .I(I), // 1-bit input: Diff_p buffer input (connect directly to top-level port) .IB(IB) // 1-bit input: Diff_

2020-06-21 11:07:37 4703

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