有限机序列检测

有限机序列检测

1.如果是用触发器设计

如用JK触发器创建序列检测

原题如下：推导输入为W输出为Z的FSM状态图。该状态机在W的值为1001或1111时产生输出Z=1，否则Z=0。允许重叠输入码

eg:$w=010111100110011111$,$z=000000100100010011$

1. 首先你得找到S₀等，这里的思路就是，比如初始是0，在输入0肯定还是在最初的状态，因为你要检测的是1001或者1111，但是一旦输入了1就进入下一个状态S₁，然后这个给时候你再输入1或者0会进入S₃,S₄，因为10还是11都可能会进入1001或者1111这两种想要的状态，但是你如果在10的情况下输入1，你可以发现1001，1111前三位都是100或者111，没有101，那么这个时候不可能到达想要的状态，就返回以前的状态，显然不可能返回S₀，因为101还是有个1在末尾，要返回也是返回到S₁(即为1的状态)，因为可以重叠输入码嘛。

重叠输入码，一般序列检测无论说不说这个，一般都是按这种要求检测

2. 根据这种思路画出状态图，接着你需要状态图化简

3. 卡诺图

我们规定的S_i=Q₂ⁿQ₁ⁿQ₀ⁿ，W即你输入的数，上标为n+1表示下一个状态的值，比如000输入1，进入的状态里面Q₁ⁿ⁺¹=0,填入卡诺图对应区块就像，剩下的应该都会了，还有就是列出的表达式因为是JK触发器一定要化成JK触发器特征方程的样子。这样你就能找到每一个JK触发器的J和K是来源于哪了，画图设计自己画就行。

2.针对代码

以检测1101为例

/*序列检测模块，也就是三段式*/
module moore(
input clk,input a,input rst,output reg z
    );
    reg[3:0]current,next;
    parameter S0=4'b0000;
    parameter S1=4'b0001;
    parameter S2=4'b0011;
    parameter S3=4'b0110;
    parameter S4=4'b1101;
    always@(posedge clk or posedge rst)
    begin
      if(rst)
        current<=S0;
      else
        current<=next;
    end
    always@(current or a or rst)
    begin
      if(rst)
        next=S0;
      else
        case (current)
            S0:next=(a==1)?S1:S0; 
            S1:next=(a==1)?S2:S0;
            S2:next=(a==0)?S3:S2;
            S3:next=(a==1)?S4:S0;
            S4:next=(a==0)?S0:S2;
            default:next=S0;
        endcase
    end
    always@(rst or current)
    begin
      if(rst)
        z=0;
      else
        case(current)
            S0:z=0;
            S1:z=0;
            S2:z=0;
            S3:z=0;
            S4:z=1;
            default:z=0;
        endcase
    end
endmodule

---

/*消抖模块*/
module xiaodou(
input clk,input[1:0]key,output[1:0]outkey
    );
    parameter T100Hz =249999;
    integer cnt_100Hz=0;
    reg clk_100Hz=0;
    always@(posedge clk)
    begin
      cnt_100Hz<=cnt_100Hz+1'b1;
      if(cnt_100Hz==T100Hz)
      begin
        cnt_100Hz<=32'b0;
        clk_100Hz<=~clk_100Hz;
      end
    end
    reg[1:0]key_3=0,key_2=0,key_1=0;
    always@(posedge clk_100Hz)
    begin
      key_3<=key_2;
      key_2<=key_1;
      key_1<=key;      
    end
    assign outkey=key_rrr&key_rr&key_r;
endmodule

这里说一下我个人对于消抖的理解，就是按下按钮会有抖动的一段时间，所以你需要的是在电平稳定的时候工作，要理解消抖得理解连续三个非阻塞赋值那里

我的理解范围内消抖的含义大概就是这个意思，如果有大佬理解更深，可指点小弟一二

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/*顶层模块*/
module top(
input[7:0]a,input[1:0]key,input clk,output  z,output[1:0]t
    );
    wire[1:0]outkey;
    reg[2:0] cnt=0;
    assign t=outkey;
    xiaodou xd(.clk(clk),.key(key),.outkey(outkey));
    moore m1(.clk(outkey[1]),.a(a[cnt]),.rst(outkey[0]),.z(z));
    always@(posedge outkey[0] or posedge outkey[1])
    begin
      if(outkey[0]==1'b1) cnt<=0;
      else
        begin
          if(cnt==3'b111)
          begin
            cnt<=3'b000;
          end
          else 
            cnt<=cnt+1'b1;
        end
    end
endmodule

这里我没有采用并转串，而是用cnt，一个个读取并中的数据，有兴趣看并转串可移步百度。