STM32之谨慎对待while

代码片段1：

		/* 等待PLL稳定 */
	    tmpreg = (uint32_t)RCC->CR & (uint32_t)RCC_CR_PLLRDY;
		while(tmpreg == 0){
		
		}

代码片段2：

		while((RCC->CR & RCC_CR_PLLRDY) == 0)
		{
		}

注意：上述两段代码看似表达的意思是一样的，但其实不然。片段一进行了1次判断后进入无限循环；代码2则是在判断——循环之间来回跳跃，起到等待作用。
2021.09.07小记，看来现在的C语言水平还是有待提高，排查问题搞了半天！此外，又是被时钟坑的一天，F103的程序移植到F105上一定要注意时钟问题，二者的时钟是有区别的，惨痛的教训呀！

这里要格外注意：外接晶振HSE = 8MHz,按照原来的定义最终SYSCLK = 8÷5x8÷5x9=23.04MHz，应改为：8÷2x10÷5x9 = 72MHz，还有一点，当PLL2时钟频率过大时也无法正常工作，如配置为：SYSCLK = 8÷1x8÷8x9=72MHz无法工作。查阅手册看到IO输出最大频率为50MHz，不知道是不是这里的原因。