将自己在调试过程中出现的错误记录下来,方便以后查阅,翻看,不断更新,除非不做FPGA相关了。
1.Error (10663): Verilog HDL Port Connection error at dsp_fpga.v(92): output or inout port “O_wrdata” must be connected to a structural net expression
google翻译:错误 (10663):dsp_fpga.v(92) 处的 Verilog HDL 端口连接错误:输出或输入输出端口“O_wrdata”必须连接到结构网络表达式。
原因:进行模块例化的时候,忘记添加点了。