Verilog HDL的数字秒表设计

一.介绍

1.Verilog HDL

Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
更多可以看：https://baike.baidu.com/item/Verilog%20HDL/596353?fr=aladdin

2.数字秒表设计
在发烧友上看到的原理图

二.实验过程

1.准备工作
（1）建立工程

（2）添加文件
如图选择Verilog

2.代码

module n_clk_top(
  input            clk,
  input            reset,
  input            pause,
  output reg [3:0] msh,   //百秒十位
  output reg [3:0] msl,   //百秒个位
  output reg [3:0