Verilog HDL的数字秒表设计

最新推荐文章于 2024-08-10 11:26:56 发布

阿9

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文章标签： verilog

本文链接：https://blog.csdn.net/qq_44249640/article/details/117297839

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本文介绍了使用Verilog HDL设计数字秒表的过程。首先，详细阐述了Verilog HDL作为硬件描述语言的功能和作用，接着展示了数字秒表的设计灵感来源。在实验部分，包括了工程创建、文件添加、代码编写、仿真设置（10秒）以及最终的波形显示。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一.介绍

1.Verilog HDL

Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
更多可以看：https://baike.baidu.com/item/Verilog%20HDL/596353?fr=aladdin

2.数字秒表设计
在发烧友上看到的原理图
在这里插入图片描述

二.实验过程

1.准备工作
（1）建立工程
在这里插入图片描述

（2）添加文件
如图选择Verilog
在这里插入图片描述

2.代码

module n_clk_top(
  input            clk,
  input            reset,
  input            pause,
  output reg [3:0] msh,   //百秒十位
  output reg [3:0] msl,   //百秒个位
  output reg [3:0