signal tap Ⅱ与modelsim仿真的区别（基于ip_ram调用的发现)

最新推荐文章于 2023-05-03 16:59:45 发布

心广体胖

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分类专栏： FPGA verilog 自学

本文链接：https://blog.csdn.net/qq_44266648/article/details/102652000

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本文介绍了在使用IP核调用RAM时遇到的问题，探讨了signal tap Ⅱ与modelsim在仿真中的表现差异。在signal tap Ⅱ中，尽管能读取数据但数据不正确，而modelsim则直接显示数据为未知（xxxx）。作者提醒，仿真应以modelsim结果为准，并分享了自己忙碌学业的情况。

摘要由CSDN通过智能技术生成

调用ram的IP核

调用没什么好说的；

讲一讲ram的读写模块吧。

module ram_rw(
    input               clk        , 
	input               rst_n      ,    
    output              ram_wr_en  ,  
	output              ram_rd_en  ,  
    output  reg  [5:0]  ram_addr   ,  
    output  reg  [7:0]  ram_wr_data,  
    input        [7:0]  ram_rd_data 
);