知识点复习之verilog程序
一个安静的小王
这个作者很懒,什么都没留下…
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04FIFO
题目:同步FIFO FIFO:同步FIFO是读时钟与写时钟为同一时钟,在时钟上升沿同时发生读写操作。异步FIFO是读写时钟为不同时钟,读写时钟彼此相互独立。 module Ip_Fifo #( parameter DATA_WIDTH = 8, parameter DATA_DEPTH = 8, parameter RAM_DEPTH = (1 << DATA_DEPTH) ) ( input wire原创 2021-07-03 11:02:07 · 132 阅读 · 0 评论 -
03奇偶分频电路
**偶数倍分频:**如果进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 **奇数倍分频:**首先,使用上升沿触发和下降沿触发分别产生占空比不为50%的时钟,占空比小的部分为高电平。两个时钟进行相或运算,最终产生占空比为50%的奇分频。 偶数分频: module Even_pra( input wire clk , input wir原创 2021-07-03 10:59:51 · 230 阅读 · 0 评论 -
02跨时钟域
转载自:https://www.cnblogs.com/ninghechuan/p/9828705.html 题目:多时钟域设计中,如何处理跨时钟域 单bit:两级触发器同步(适用于慢到快) 多bit:采用异步FIFO,异步双口RAM 加握手信号 格雷码转换 题目:编写Verilog代码描述跨时钟域信号传输,慢时钟域到快时钟域 reg [ 1: 0] signal_reg; always @(posedge clk or negedge rst_n) begin if(!rst_n)转载 2021-07-03 10:55:59 · 205 阅读 · 0 评论 -
01同步复位和异步复位
同步复位的优点: a、有利于仿真器的仿真。 b、可以使所设计的系统成为100%的同步时序电路,这便大大有利于时序分析,而且综合出来的fmax一般较高。 c、因为他只有在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的毛刺。 同步复位的缺点: a、复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务。同时还要考虑,诸如:clk skew,组合逻辑路径延时,复位延时等因素。 b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口,所以,倘若采用同步复位的话,综合器就会在寄存器的数据输入原创 2021-07-03 10:51:36 · 296 阅读 · 0 评论