【Microsemi PolarFire】PCIe学习笔记（一）——PCIe IP核配置

1、Transceiver Reference Clock：PF_XCVR_REF_CLK

根据对GUI的输入生成参考时钟，PCIESS系统的参考时钟使用差分HCSL/LVDS。
根据PCIe时钟架构，有以下三种参考时钟可供选择：收发端共享同一个参考时钟、收发端采用独立的参考时钟、仅发送端需要参考时钟（适用于PCIe 2.0以上）。
考虑到系统稳定性，这里使用同源的PCIe插槽提供的差分100M作为参考时钟。

2、Transmit PLL：PF_TXPLL

根据对GUI的输入生成TxPLL/TxPLL_SSC。通常使用一个频率稳定性大于±300ppm的100MHz时钟(Refclk)。PCIESS块接受100MHz、125MHz或156.25MHz的输入时钟，并将其转换为PCIe Gen1或Gen2的速度。

3、PCI Express：PF_PCIE

使用相同的PMA和PCS设置配置请求的通道数量——每个通道和CDRPLL设置的位置。

（1）基础配置

①Port Type：选择终端模式还是Root Port模式，一般FPGA都作为终端（End Point）设备。
②Number of Lanes：通道数。
③Lane Rate：通道速率。
④Reference Clock Frequency：PCIESS需要一个100MHz、125MHz或156.25MHz的时钟输入。指定的时钟频率必须与TXPLL时钟频率相匹配。
⑤Optional Interfaces (APB Slave/DRI Slave):打开PCIESS组件上的特定总线，用于连接到APB和DRI的FPGA结构。

（2）设备信息，厂商ID配置

FPGA作为PC机插槽的一块板卡，因此要配置它的信息。
①Vendor ID：供应商ID。如Xilinx默认的Vendor ID为10EEh, 表示该IP核是Xilinx的产品。0x11AA是Microchip的供应商ID。
②Subsystem Vendor ID：子系统供应商号。默认值为00h，以匹配供应商ID。
③Device ID：设备识别码，默认的设值为70<链路速度><链路宽度>h。该属性可以根据实际的应用被设置为任意值。

（3）电源管理配置

（4）中断类型配置

PCIeSS实现支持32个MSI中断和INTx中断。它不能同时支持这两个中断。INTx（interrupt）是实体的中断，MSI中断是报文类型的中断。

（5）Bar空间配置

Base Address Registers (BARs)用来配置基地址寄存器。
Endpoint配置空间支持6个32-bit的BAR或3个64 bit的BAR（如Bar0使用了64bit则Bar1会被自动disable），以及扩展的ROM BAR。
Root Port配置空间支持2个32bit的BAR，或则1个64bit的BAR，以及扩展的ROM BAR。