巴菲特豆的博客

原创 完整测试环境

原创 PCIe lane margining

PCI Express 4.0规范中提供的lane margining特性将帮助系统设计人员通过使用PCIe 4.0 PHY和控制器解决方案获取lane margin信息，在设计和生产周期的早期评估其设计的性能变化容忍度。此外，在退出margin评估之前，可以设置不同的位容错。随着带宽的增加 特别是在PCIE 4.0以后，带宽增加到了16GT/s，设计者对掌握整体链路运行情况的需求大大增加了，系统设计者需要知道在他们的设计中实际有信号余量，以便在考虑信道损失限制的同时，完全挤出16GT/s的性能。

原创 PCIe电源管理系统

的各子状态进行迁移，甚至不需要等到前一个迁移完成后才请求更改为另一个，因此当完成一个子状态的更改时，软件必须检查目前的配置，如果与设置的子状态不匹配，它必须重新更改为配置的值。如果输入的请求（配置或消息）导致了一个错误，那么在该状态下会发送一个错误消息；如果输入的请求（配置或消息）导致了一个错误，那么在该状态下会发送一个错误消息；在该状态下，可以进行配置和消息请求，不支持处理除此之外的所有其它请求；在该状态下，可以进行配置和消息请求，不支持处理除此之外的所有其它请求；当软件将该电源状态写入设备时，会进入。

原创 PCIe toggle 时序

原创 PCIe SR-IOV 技术

一旦在 PF 中启用了 SR-IOV，就可以通过 PF 的总线、设备和功能编号（路由 ID）访问各个 VF 的 PCI 配置空间。SR-IOV 标准允许在虚拟机之间高效共享 PCIe（Peripheral Component Interconnect Express，快速外设组件互连）设备，并且它是在硬件中实现的，可以获得能够与本机性能媲美的 I/O 性能。用于支持 SR-IOV 功能的 PCI 功能，如 SR-IOV 规范中定义。PF 包含 SR-IOV 功能结构，用于管理 SR-IOV 功能。

原创 PCIe CLK时钟测量

2）测试方法：以REFCLK+和REFCLK-的中心交叉点为中心的±75mV的窗口内。示波器统计测量一段时间内的VMAX & VMIN。2）测试方法：大量周期波形叠加，每个周期的REFCLK+上升沿与REFCLK-下降沿瞬时电压值相等的交叉点叠加后得出的统计区域。1）测试对象：单端波形REFCLK+的上升沿、REFCLK-的下降沿。1）测试对象：差分波形（REFCLK+减REFCLK-）。1）测试对象：差分波形（REFCLK+减REFCLK-）。1）测试对象：差分波形（REFCLK+减REFCLK-）。

原创 PCIe7.0 技术即将到来

原创 PCIe 5.0 金手指layout 设计规范

AIC金手指区域必须设计内层GND平面，以屏蔽金手指两面的串扰，这些平面从金手指北侧向外延伸1.5mm到金手指下方区域，能够有效覆盖金手指的上方1.5mm长度，屏蔽了连接器接口Tx和Rx主要的近端串扰（NEXT）。AIC应该在靠近倒角位置布置间隔1mm的GND孔，这些地孔通过和内层的GND平面相连，进一步抑制金手指边缘区域的串扰。这些过孔有效地镜像了金手指北侧的地孔。在金手指的最中间层，向外延伸3.91mm的GND平面可以经过南侧的GND孔覆盖到金手指的边缘，这样可以提供表层Tx和底层Rx之间的串扰屏蔽。

原创 PCIE LTSSM 过程

PCIe总线中的链路初始化与训练（Link Initialization & Training）是一种完全由硬件实现的功能，处于PCIe体系结构中的物理层。整个过程由链路训练状态机（）自动完成，也就说基本没有数据链路层和事务层啥事。

原创 PCIE时钟

Data Clock 时钟方案是三种方案中最易实现的方案，其无需外部参考时钟，在数据流中携带有时钟信息，接收端接收数据流并从中恢复出时钟供给其 CDR 作参考时钟。注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的方案。

原创 Pcie4.0 leq rx测试环境

原创 PCIe-LTSSM 流程

若不一致则退回Detect.quiet状态重新进行detect流程。**2）**当switch接收到TS1时直接进入recovery.rcvlock状态并向对端发送若干TS1序列（此时还没有检查接收TS1的speed change状态位，所以发送的TS1序列，speed change 仍然为0），当switch收到8个连续的TS1（speed change 位为1），将改变switch本地的dircted_speed_change 置1，此时再向EP发送若干TS1序列（speed change 为1）。

原创 高速传输时钟恢复

值得注意的是，在真实的情况下，输入的数字信号并不是一个纯净的信号，而是包含了不同频率成分的抖动。对于低频的抖动来说，其造成的是数据速率的缓慢变化，如果这个缓慢变化的频率低于环路滤波器的带宽，输入信号抖动造成的相位变化信息就可以通过环路滤波器从而产生对VCO输出频率的调整，这时VCO的输出时钟中就会跟踪上输入信号的抖动。相反，如果PLL的带宽设置越宽，对于抖动的跟踪能力越强，恢复出来的时钟和信号的抖动越接近，用这个时钟为基准对数据做采样时看到的信号上的抖动会越少，看到的信号的眼图会越好。

原创 [PCIe]128/130b编码详解

与以太网中使用的64b/66b编码类似，128b/130b无法像8b/10b编码那样将连续的0（或者连续的1）限制在较小的范围之内，理论上，128b/130b可能出现的最大的连续0（或者连续1）可以达到128（最坏的情况下）。除了TS1OS和TS2OS之外的所有的Ordered Set的所有Symbol都不会被扰码，TS1OS和TS2OS的Symbol0不会被扰码，Symbol 1~13会被扰码，而Symbol 14~15是否被扰码取决于扰码器判断扰码或者不扰码，谁更有利于直流均衡。

原创 【PCIe】电气闲，逻辑闲，到底谁更闲？

即偶数symbol（0/2/4/6/8/10/12/14）上发送00h、奇数symbol（1/3/5/7/9/11/13/15）上发送ffh来表示EIEOS，这样一来能够获得8个0b和8个1b交替的低频pattern。即symbol0/1/4/5/8/9/12/13上发送00h、symbol2/3/6/7/10/11/14/15上发送ffh来表示EIEOS，这样一来能够获得16个0b和16个1b交替的低频pattern。逻辑闲是暂时的闲，是在没有数据包要发送时发送的占位符号，目的是保持收发PLL同步。

原创 [PCIe]物理层电气特性 - Transmitter and Receiver Specification 详细讲解

Trx-gnd-float是指从2.5GT/s 5GT/s过渡到8GT/s 16GT/s 32GT/s common-mode电压改变，receiver input pad "settle new common-mode"的时间。BWtx-pkg-pll1对应的是PKGtx-pll1, BWtx-pkg-pll2对应的是PKGtx-pll2, 可以在lower peaking和lower bandwidth之间权衡，2.5GT/s只有一种。下图测量时阻抗为50ohm(差分阻抗是100ohm)

原创 [PCIe] 物理层电气特性- CEM眼图标准（add-in card and system）

声明：此文章转自https://blog.csdn.net/weixin_48180416/article/details/116244984。原文链接：https://blog.csdn.net/weixin_48180416/article/details/116244984。版权声明：本文为CSDN博主「小雨滴落落」的原创文章，遵循CC 4.0 BY-SA版权协议。符合CEM标准的System Board和Add-in Card必须满足以下的眼图标准。注意：以下眼图标准中包含了Crosstalk.

原创 [PCIe] 物理层电气特性- Receiver压力眼图测试校准

关于Behavior Rx Package，8GT/s和32GT/s的all device(包含captive和非captive), 16GT/s的non-root captive是标准的，可以直接用Behavior Rx Package。RX EQ包含CTLE（8GT/s 16GT/s是1阶的）和DFE（8GT/s是1Tap, 16GT/s是2Taps）不同奈奎斯特频率下（速率的一半，例如16GT/s，奈奎斯特频率是8GHz）的RL标准是不同的。

原创 【PCIe】物理层电气特性--Transmitter Compliance Test

DUT是待测试的芯片，要测试的是发送端的device pin，但是无法直接测量，将device pin在PCB上引出一段走线，在TP1处测量，引出的这条trace称为“breakout channel”；在PCIE4.0的测试中，首先使用PCIe协会提供的PCIe夹具把被测信号引出（CBB板用于插卡的测试，CLB板用于主板的测试），然后通过测试夹具上的切换开关控制DUT输出PCIe一致性测试码型。每个均衡的preset捕获2M个UI(125us)的波形。

原创 PCIE4.0 抖动介绍

早年的经典抖动定义和分析分解方法在21世纪初基本已经确立，是通用串行电路分析的重要方法之一。但是随着数据速率的持续推高和电路复杂程度的加深比如链路宽度以及对均衡算法的应用等因素，特定标准的抖动定义和算法也在不断演进。典型如 PCIExpress3.0/4.0针对TX抖动测试重新进行了规划，定义 TP1测试点(发送端芯片封装管脚处)抖动分为数据相关抖动和数据不相关成分。数据相关抖动成分主要源于封装损耗和反射等信号完整性效应。而数据不相关成分则源于 PLL 抖动，电源噪声和多链路之间串扰等。...

原创 DDR关键技术简介

DDR关键技术简介

原创 LPDDR4的ZQ 校准

LPDDR4的ZQ pin, 用来外接一240Ω±1%上拉电阻至VDDQ。LPDDR4将其作为参考电阻，用来校准DRAM内部的240Ω电阻。因为芯片内部的240欧电阻是由CMOS构成，由于CMOS的天然特性，造成该电阻会随着PTV(制程，温度和电压)变化，因此必须对其进行校准。...

原创 除了眼图，DDR4还看那些电气参数？

除了眼图，DDR4还看那些电气参数？DDR4设计是否设计OK，就需要看DDR4的量测参数是否满足JEDEC规范。那规范中都定义了哪些电气参数呢？每个电气参数又代表了什么意义？接下来我们做简要介绍。

原创 抖动的基本概念

抖动的简单介绍

原创 PCIE REFCLKS时钟测量方法

PCIE REFCLKS时钟测量方法

原创 基于示波器的DDR4眼图测试方法

基于示波器的 DDR4 信号实测，可以利用大家熟悉的 InfiniiScan 区域触发功能，很容易分离出“写”信号，再通过 Gating 功能对Burst 写信号做时钟恢复和眼图重建，再进行 Eye Contour 测量，并验证 1e-16 误码率下的眼图模板是否违规。...

原创 PCIE4.0 一致性测试

The PCI Express 4.0 一致性测试内容

原创 浅谈DDR4的电平

HSUL电平HSUL-12电平主要用于点到点的无端接总线拓扑结构，不需要外部串行或者并行匹配电阻，降低了端接功耗，LPDDR3使用的就是该种电平VIH和VIL各有一个交流参数AC和直流参数DC，信号第一次越过AC门限的时刻，作为时序计算的参考点，此后只要信号保持DC门限内，逻辑状态保持不变，这种设计减小了噪声、振铃等对于信号质量的影响POD电平POD是伪漏极开路电平，其内部端接上拉到VDDQ（LPDDR4x内部端接到VSS），而SSTL内部是上拉到VDDQ/2，分别如图3和图4所示。...

原创 PCIe总线的参考时钟与同步时钟的差异

对于PCIe总线的数据传输，我们知道其相对于PCI和PCI-X并行总线的极大不同点是使用了点对点式的差分串行链路进行信号传输，信号上已经没有并行总线的同步时钟。但任何电路都需要时钟进行驱动，特别是总线信号，发送端需要时钟驱动打出信号，接收端则需要时钟采样信号，进而识别信息。 PCIe信号属于差分信号，也是同步传输方式，但是没有专门的同步时钟！我们在设计电路时，通常会提供一组100MHz差分时钟给后端设备，这并不是上文所说的同步时钟。...