qq_44798568的博客

** cadence 学习**本人研一小白，在学习cadence IC618过程中，每次都出现这个问题 ！如下图就是用ADE L仿真时，出现这种错误。一开始我也不懂什么意思，查eetop论坛时说是没有加libraries 下面就给一个详细的步骤，本来模拟就难，老师给我们新人学习，啥也不会，还每次出现这种问题 无语…step 1进入ADE L 里面有个set up 有个 model librariesstep 2前面是淘宝商家给我们添加的，下面打勾是我自己添加的，自己找到自己model文件在哪

消抖电路或单脉冲电路module clockpulse(input Btn_In；input clk,clr_;output reg out;reg delay0,delay1,delay2;)；always @(posedge clk or negedge clr_)beginif(~clr){delay0,delay1,delay2}<=3’b000;else begindelay0<=Btn_In;delay1<=delay0;delay2<=del

MUX256to1module mux_256to1(input [255:0] in,input [7:0] sel,output out);assign out = in[sel];endmodule

FPGA 触发器有使能的 D触发器module dff(input clk, Q,input clr,output D);always @(posedge clk)beginif(clk)D <=0;elseD<=Q;endendmodule异步清零的D触发器module dff(input D,CLK,RD_,CEoutput reg Q);always @(posedge CLK or negedge RD_)if(~RD_)Q<=1

二选一选择器结构风格描述方法module mux2t01_strucyural(D0,D1,S,Y);input D0,D1,S;output Y;wire Snot ,A,B;not U1(Snot,S);and U2(A,D0,Snot);and U3(B,D1,S);or U4(Y,A,B);endmodule行为风格描述方法module mux2to1(input D0,D1,S,output reg Y);always @ (D0 or D1 or S)if(S)

FPGA进制数与BCD码转换4位二进制转换成两个BCD码二-十进制编码（BCD码）是把十进制的0~9这个十个数用二位二进制数（0000 1001）代表的代码。我们也可以用四位二进制数表示成两个BCD码。module bit4BCD(bcd,bcd0,bcd1); input [3:0] bcd; output reg[3:0] bcd0,bcd1; always @(bcd) begin {bcd0,bcd1}=8'h0; if(bcd<10)