2021-01-06

FPGA 触发器

有使能的 D触发器
module dff(
input clk, Q,
input clr,
output D
);
always @(posedge clk)
begin
if(clk)
D <=0;
else
D<=Q;
end
endmodule

异步清零的D触发器
module dff(
input D,CLK,RD_,CE
output reg Q
);
always @(posedge CLK or negedge RD_)
if(~RD_)
Q<=1’b0;
else if(CE)
Q<=D;
endmodule