Verilog
学工科的皮皮志^_^
电子信息!硬件需要沉淀
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下载 Quartus II 13.1以及添加cyclone V的器件库
软件下载地址链接:https://pan.baidu.com/s/197_GDzjOIRQj-EXFczkgLA提取码:wang复制这段内容后打开百度网盘手机App,操作更方便哦破解方法下载好后要先退出手机上的安全软件不然,破解软件会被删掉。破解教程按照前人大佬步骤来就行。我用#CSDN#这个app发现了有技术含量的博客,小伙伴们求同去《Quartus II 13.1c (64-bit)与仿真器的安装与破解》, 一起来围观吧 https://blog.csdn.net/u010830004/a原创 2020-11-03 20:03:39 · 27343 阅读 · 6 评论 -
Verilog代码实现1.5分频
基本思路话不多说上图其实就是两个周期为2N.5的波形相或l运算,他们的占空比相同,周期相同,只是高电平出现的时间不同。这里的N.5是N.5分频的意思。首先一个计数器counter不能同时记同一个clk的上升沿和下降沿,所以得要两个counter,两个计数器分别记clk的上升沿,下降沿。计数周期是多少?N.5分频,那么计数周期就是2N.5。每一个counter,控制一个div波形输出,然后合理设置高电平输出时机。高电平时间占clk的N个周期,N.5分频的N。代码module div1p5(cl原创 2020-11-21 23:34:23 · 3347 阅读 · 0 评论