Verilog代码实现1.5分频

基本思路

话不多说上图

其实就是两个周期为2N.5的波形相或l运算，他们的占空比相同，周期相同，只是高电平出现的时间不同。这里的N.5是N.5分频的意思。
首先一个计数器counter不能同时记同一个clk的上升沿和下降沿，所以得要两个counter，两个计数器分别记clk的上升沿，下降沿。
计数周期是多少？N.5分频，那么计数周期就是2N.5。
每一个counter，控制一个div波形输出，然后合理设置高电平输出时机。高电平时间占clk的N个周期，N.5分频的N。

代码

module div1p5(clk,div1,div2,div,reset);
input clk,reset;
output div;
output reg div1;
output reg div2;
reg [2:0]counter;
reg [2:0]counter1;
always @(posedge reset or posedge clk)
begin
if(reset)
counter<=0;
else
begin
if(counter==2)
counter<=0;
else
counter<=counter+1;
end
end

always @(posedge reset or negedge clk)
begin
if(reset)
counter1<=0;
else
begin
if(counter1==2)
counter1<=0;
else
counter1<=counter1+1;
end
end

always @(posedge clk)
begin
if(reset)
div1<=0;
else if(counter<1)
div1<=1;
else
div1<=0;
end

always @(negedge clk)
begin
if(reset)
div2<=0;
else if(counter1>0&&counter1<2)
div2<=1;
else
div2<=0;
end
assign div=div1 | div2;
endmodule

注意事项

因为因为要用assign语句，所以div得用线网类型wire，不声明默认为wire类型。