VHDL 简单的同步整形

最新推荐文章于 2023-03-14 23:29:38 发布

段瑶瑶

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分类专栏：笔记文章标签： Verilog D触发器上升沿同步数字逻辑硬件描述语言

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如有错误，望指正。
Entity tongbu is
Port(clk,rst:in std_logic;
         sin:in std_logic;
         sout:out std_logic);
end tongbu;
Architecture Behavior of tongbu is
signal q0,q1:std_logic;
begin
process(clk,rst)
begin
if rst='0' then
    q0=0;
    q1=0;
elsif rising_edge(clk) then
    q0<=sin;
    q1<=q0;
end if;
end process;
sout<=q0 and (not q1);
end Behavior;
上升沿同步。实际上构建了两个D触发器。