VHDL数据类型转换

std_logic_vector 是标准逻辑矢量,定义的是长度大于1的变量，需要确定赋值方向 （n downto 0） o （0 to n）。
std_logic 是长度为1的逻辑 与bit 相似，只是 bit 只能是'0 ’和'1‘ 而 std_logic有以下九种状态：U'——初始值，'X'——不定，'0'——0，'1'——1，'Z'——高阻，'W'——弱信号不定，'L'——弱信号0，'H'——弱信号1，'-'——不可能的情况

类型函数法.
VHDL程序包中提供了多种转换函数,使得某些类型的数据之间可以相互转换,以实现正确的赋值操作.常用的类型转换函数有:
CONV_INTEGER ( ):将STD_LOGIC_VECTOR类型转换成INTEGER类型.
CONV_STD_LOGIC_VECTOR( ):将INTEGER类型,UNSIGNED类型或 SIGNED类型转换成STD_LOGIC_VECTOR类型.
TO_BIT ( ): 将STD_LOGIC类型转换成BIT类型.
TO_BIT_VECTOR( ):将STD_LOGIC_VECTOR类型转换BIT_VECTOR 类型.
TO_STD_LOGIC( ): 将BIT类型转换成STD_LOGIC类型.
TO_STD_LOGIC_VECTOR( ): 将BIT_VECTOR类型转换成