阻塞和非阻塞赋值

本文介绍了Verilog中两种赋值方式——阻塞赋值(=)和非阻塞赋值(<=)的区别,并通过实例展示了它们在时序逻辑中的不同行为。阻塞赋值在当前语句执行完即完成赋值,而非阻塞赋值则在当前块结束时才更新变量值,导致c的值相对于b滞后一个时钟周期。理解这两种赋值方式对于Verilog的时序设计至关重要。
摘要由CSDN通过智能技术生成

1,过程赋值语句,用于对reg型变量赋值,有两种方法

  • 阻塞赋值方法 =
  • 非堵塞赋值方法 <=
  1. 区别在非堵塞赋值在块结束后才完成赋值操作而阻塞赋值语句,在前面的赋值语句没有完成,后面的语句就不能执行,就像被堵塞了一样
  2. 来看看两个案例
module test(clk,a,b,c);
input clk,a;
output reg b,c;

always @(posedge clk)
begin
		b <= a;
		c <= b;
end

endmodule

非堵塞语句在块结束时才完成赋值操作
在这里插入图片描述
c的值会比b落后一个时钟

module zuse(clk,a,b,c);
input clk,a;
output reg b,c;

always @(posedge clk)
begin
		b = a;
		c = b;
end

endmodule

阻塞赋值在该语句结束后就完成赋值操作
在这里插入图片描述

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值