基于 A7 的 DDR3 SDRAM IP 写实现

设计任务：

实现A7 芯片内自带的 DDR3 SDRAM 的 IP 核的写时序，以及对应的波形图和 Verilog HDL。调取的 DDR3 SDRAM 控制器给用户端预留了接口，我们可以通过这些预留的接口总线实现对该 IP 核的控制，本章节将会讲解如何根据 Xilinx 官方提供的技术参数来实现对 IP 核的写控制。

DDR3 Sdram IP 写时序：

1、写命令和写数据总线介绍 DDR3 SDRAM控制器IP核主要预留了两组总线，一组可以直接绑定到DDR3 SDRAM 芯片端口，一组是留给用户端使用的，框图如图 1 所示。

 

如图 1 所示的中间部分为我们调取的 IP 核，user FPGA Logic 为用户端逻辑， DDR2/DDR3 SDRAM 为存储芯片。其中 IP 核与存储芯片之间的总线大部分以 ddr 作为开头，这部分总线我们只需要在 top 模板设为端口即可，无需我们控制。 用户端与 IP 核之间的总线大部分以 app 作为开头，并且从用户端输出到 IP 核的 信号线需要我们产生。 在了解了大概的框架之后，下面我们首先通过以 app 为开头的总线实现对 IP 写控制操作。为了更好的了解相关的参数，我们可以登录 Xilinx 官网下载 UG586 手册，具体的下载地址如下所示： https://www.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_1/u g586_7Series_MIS.pdf 通过手册我们可以了解到，为了实现写，我们需要控制 app 端的命令总线和 数据总线，下面先对 app 端命令总线作解释，此处的 input 和 output 均现对于 IP 核而言。

 

 app 端写数据总线中的每一根信号作用如下表所示，此处的 input 和 output 均现对于 IP 核而言。

 根据上表所描述，我们可以对 app 端写时序所用到的每一根信号有一点的了解，下面给出写时序的波形。图 3 中所示的①、②、④处的数据均不会被写入到 IP 中，只有③处的数据才会被 IP 接收。

 我们对 app_wdf_end 这个信号做最进一步的讲解，该信号表示的是当前突发写的最后一个数据。在 A7 DDR3 控制器 IP 核中，只存在突