Xilinx Vertex5 DDR2 SDRAM IP核仿真教程

在项目中使用Xilinx DDR2 SDRAM IP核之前，首先对该IP核进行仿真以了解IP核的时序和工作方式。
本人最近在使用Vertex5 版本的ddr2 SDRAM核，并使用ISE14.7版本生成；仿真工具使用modelsim SE.虽说官方有文档告诉我们如何进行仿真该IP核，但是具体到实践中还是走了不少弯路，写此博客的目的就是将仿真该IP核的过程记录下来，防止自己以后遗忘，同时如果能给看到这篇文章的人一点帮助也是极好的。废话不多说，下面进入正题：
生成IP核的过程不再赘述。在生成IP核以后，可以看到在工程目录下有三个文件夹docs、example_design、user_design.在这里我们使用example_design里面的文件。我们将用到example_design文件夹里面的 rtl 和 sim 文件夹里面的.v文件。
第一步：新建modelsim工程，在工程空白处右键点击，选择add to project -> Existing File. 点击Browse，选择Xilinx的工程目录下的rtl和sim文件夹里面的.v文件（不是.v的文件不需要）。

点击OK.

第二步：导入文件完成之后就可以对工程里面的文件进行编译。然后你就会出错！

原因是在ddr2_model_c0.v和ddr2_model_c1.v（我这里用到了两个ddr2控