基于 A7 的 DDR3 SDRAM IP 读和仲裁实现

设计任务：

设计 DDR3 SDRAM 的 IP 核的读时序，做出对应的波形图，用 Verilog HDL 实现具体的功能。

DDR3 Sdram IP 读时序：

1、读命令和读数据总线介绍

上节课已经对命令总线做了介绍，由于读命令总线和写命令总线复用一组总线，因此对命令总线不做过多的介绍，但是我们需要知道 app_cmd==3’b001 代表读命令。 读命令的时序同写命令时序相同，均需要 app_en 和 app_rdy 有效时，对应的 app_cmd 和 app_addr 才会被 IP 核接收，如图 1 所示，指令③和地址 A3 会被 IP核接收。

 下面给出 app 端读数据总线中的每一根信号作用，此处的 input 和 output 均现对于 IP 核而言。

 根据上表所描述，我们可以对 app 端读时序所用到的每一根信号有一点的了解，下面给出读时序的波形。图 2 中所示的①、②、④处的读数据均无效，只有③处的读数据才有效。

 app_rd_data_end 同 app_wdf_end 信号相同，在 DDR3 的物理层端与用户端存在两种速率比值不同的情况下，也会存在不同的状态，具体可以参考 DDR3 IP 核写控制章节。

2、读命令和读数据间关系讲解

根据 Xilinx UG586手册我们可知，读数据是在给出读命令之后一段时间后开始出现的，具体的波形可以参考图 3 所示。