Verilog刷题日志

已于 2024-04-16 17:03:24 修改
阅读量245 收藏 3
点赞数 4
分类专栏： Verilog 文章标签： fpga开发
于 2024-04-16 16:26:01 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_45608842/article/details/127214539
版权

参考博文：题解 | #根据状态转移表实现时序电路#_牛客博客 (nowcoder.net)

VL21 根据状态转移表实现时序电路

某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。其接口 input   A  ,input  clk , input  rst_n；output   wire Y 。

根据该转换表和题目，可以发现不同的A值，对于受 Q_{1}^{n}Q_{0}^{n}控制的Q_{1}^{n+1}Q_{0}^{n+1}、Y取值不同。但是 Q_{1}^{n}Q_{0}^{n}又不是输入信号，那么它是怎么变换的呢？我们发现表中存在Q_{1}^{n+1}Q_{0}^{n+1}信号，转换表蕴含了 Q_{1}^{n}Q_{0}^{n}的时钟变化规律。结合题目要采用D触发器实现，代表一个always块只能控制一个信号变量。因此列出Q_{1}^{n+1}Q_{0}^{n+1}的真值表。

由于逻辑表达式的化简结果不同，我们采用最小项表示(不需要进行化简，化简会出错)：

q1 <= (~A & ~q1 & q0) | (~A & q1 & ~q0) | (A & ~q1 & ~q0) | (A & q1 & q0);

q0 <= (~A & ~q1 & ~q0) | (~A & q1 & ~q0) | (A & ~q1 & ~q0) | (A & q1 & ~q0);

上式的左侧q1、q0代表Q_{1}^{n+1}Q_{0}^{n+1}，而右侧为Q_{1}^{n}Q_{0}^{n}。

对于输出Y，其值只受当前的Q_{1}^{n}Q_{0}^{n}控制，真值表有：

  有逻辑表达式Y = q0 & q1;

采用D触发器实现，则有两个always块分别控制Q_{1}^{n}和Q_{0}^{n}信号的变化，所有代码如下：

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
  
      output   wire        Y  
);
    reg q0, q1;
     
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n) begin
            q1 <= 0;
        end
        else begin
           // q1 <= A ^ q0 ^ q1;
           q1 <= (~A & ~q1 & q0) | (~A & q1 & ~q0) | (A & ~q1 & ~q0) | (A & q1 & q0);
        end
    end
     
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n) begin
            q0 <= 0;
        end
        else begin
            //q0 <= ~q0;
            q0 <= (~A & ~q1 & ~q0) | (~A & q1 & ~q0) | (A & ~q1 & ~q0) | (A & q1 & ~q0);
        end
    end
    assign Y = q0 & q1;
endmodule

这里记录一下自己出现的问题，刚开始自己是采用状态机去实现状态转换，但是回归题目说使用D触发器就懵逼了，也看不懂题目是什么意思。看了其他博客的答案后自己写

Q_{1}^{n+1}Q_{0}^{n+1}逻辑表达式时，对其进行了化简，出现编译无法通过的情况，是由于自己卡诺图画错了。还有自己综合了使用状态机实现状态转换跟D触发器实现状态转换的资源占用率，区别非常大。下面为截图记录。

使用D触发器实现状态转移

正确状态机描述代码： 

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);
    
    reg [1:0] curr_state;
    reg [1:0] next_state;
    // one step
    always @ (posedge clk or negedge rst_n)
        begin
            if( ~rst_n ) begin
                curr_state <= 2'b00;
                next_state <= 2'b00;
            end 
            else begin
                curr_state <= next_state;
            end 
        end 
    
    // two step
    always @ (*)
        begin
            case(curr_state)
                2'b00 : next_state = (A == 1'b1) ? 2'b11 : 2'b01;
                2'b01 : next_state = (A == 1'b1) ? 2'b00 : 2'b10;
                2'b10 : next_state = (A == 1'b1) ? 2'b01 : 2'b11;
                2'b11 : next_state = (A == 1'b1) ? 2'b10 : 2'b00;
                default : next_state = 2'b00;
            endcase
        end
    
    assign Y = (curr_state == 2'b11) ? 1 : 0;
    
endmodule

状态机描述代码（没能够抓住Q1Q0的含义，Q1Q0表示current_state,Q_{1}^{n+1}Q_{0}^{n+1}表示next_state

,以为是随周期递增而已，自己的错误代码跟综合结果）： 

使用状态机 
`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);

parameter S1A = 2'b01;
parameter S2A = 2'b10;
parameter S3A = 2'b11;
parameter S4A = 2'b00;

parameter S1B = 2'b11;
parameter S2B = 2'b00;
parameter S3B = 2'b01;
parameter S4B = 2'b10;

reg [1:0]current_state, next_state;
reg [1:0]Q;
reg y_temp;

assign Y = y_temp;

always@(posedge clk or negedge rst_n)begin
    if(rst_n == 1'b0)
        Q = 2'b00;
    else
        Q = Q + 1'b1;
end

always@(posedge clk or negedge rst_n)begin
    if(A == 1'b0)begin
        if(rst_n == 1'b0)
            current_state <= S1A;
        else
            current_state <= next_state;
    end
    else begin
        if(rst_n == 1'b0)
            current_state <= S1B;
        else
            current_state <= next_state;
    end
end

always@(*)begin
    if(A == 1'b0)begin
        if(rst_n == 1'b0)
            next_state <= S1A;
        else begin 
            case(current_state)
                S1A:begin    
                    if(Q == 2'b01)
                        next_state = S2A;
                    else
                        next_state = S1A;
                end
                S2A:begin
                    if(Q == 2'b10)
                        next_state = S3A;
                    else
                        next_state = S2A;
                end                    
                S3A:begin
                    if(Q == 2'b11)
                        next_state = S4A;
                    else
                        next_state = S3A;
                end
                S4A:begin
                    if(Q == 2'b00)
                        next_state = S1A;
                    else
                        next_state = S4A;
                end
                default:next_state = S1A;
            endcase
        end
    end
    else begin
         if(rst_n == 1'b0)
            next_state <= S1B;
        else begin 
            case(current_state)
                S1B:begin    
                    if(Q == 2'b01)
                        next_state = S2B;
                    else
                        next_state = S1B;
                end
                S2B:begin
                    if(Q == 2'b10)
                        next_state = S3B;
                    else
                        next_state = S2B;
                end                    
                S3B:begin
                    if(Q == 2'b11)
                        next_state = S4B;
                    else
                        next_state = S3B;
                end
                S4B:begin
                    if(Q == 2'b00)
                        next_state = S1B;
                    else
                        next_state = S4B;
                end
                default:next_state = S1B;
            endcase
        end       
    end
end

always@(posedge clk or negedge rst_n)begin
    if(A == 1'b0)begin
        if(rst_n == 1'b0)
            y_temp <= 1'b0;
        else begin
            case(next_state)
                S4A: y_temp <= 1'b1;
                default:y_temp <= 1'b0;
            endcase
        end
    end
    else begin
        if(rst_n == 1'b0)
            y_temp <= 1'b0;
        else begin
            case(next_state)
                S4B: y_temp <= 1'b1;
                default:y_temp <= 1'b0;
            endcase
        end
    end
end

endmodule

平平凡凡小恶龙
关注
  • 4
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
FPGA数字IC之Verilog刷题58道代码及视频讲解（有书签）.pdf
06-26
FPGA数字IC之Verilog刷题58道代码及视频讲解（有书签） 本资源提供了FPGA数字IC的Verilog刷题58道代码，涵盖了Verilog基础知识、数字电路设计、FPGA开发等方面的知识点。该资源包含了两部分内容：入门篇（1-24题）...
verilog+牛客网刷题自己编写代码汇总+时序分析+状态机等+刷题学习
08-10
1. Verilog快速入门 1. 基础语法 VL1 四选一多路器 VL2 异步复位的串联T触发器 LV3 奇偶校验 VL4 移位运算与乘法 LV5 位拆分与运算 VL6 多功能数据处理器 VL7 求两个数的差值 VL8 使用generate…for语句简化代码 VL9...
Verilog学习日志（2021.7.1）
Fantaasky的博客
07-02 342
2021.7.1 1.继续在HDLbits刷题。 （11）开始学向量的内容。一个8位wire向量等同于把八个独立信号排在一起。可以把它看作数组，要选取其中一位只要通过”[n]”实现即可。 （12）掌握和向量相关的细节。 ①向量一定要先声明。//type [upper:lower] vector_name; 声明向量的type一般是wire或者reg，port type一般是input或者output。 以下是一些例子： output reg [3:0] y; //port type: out
Verilog学习日志（2021.8.16）
Fantaasky的博客
08-17 128
2021.8.16 1.HDLbits刷题。 （104）设计一个基于BCD编码器的十进制计数器。 //在设计BCD编码器的时候，要注意enable、reset、” q == 4’d9 ”的优先级，在多重if-else中有所体现。 （105）设计一个二十四小时为周期的时钟。 我的初步构想是实例化两个60进制计数器和一个12进制计数器。 由于时、分、秒的输出信号按题目要求是由两位十进制所转化而成的两个四位二进制信号组成，所以我构思的电路如下： 60进制计数器的设计思路是先设计一个10进制计数器：
Verilog学习日志（2021.7.14）
Fantaasky的博客
07-14 127
2021.7.14 1.先把69题有符号数运算放一边，开始Karnaugh Map的小单元。 （72）很简单，简化一个3变量的k-map，设计成电路。 （73）简化一个4变量的k-map，设计成电路。 //out = b’c’ + a’bc’d’ + a’b’cd’ + a’bc + acd （74）简化一个带无关项的4变量k-map，设计成电路。 //out = a’b’c + a; （75）一个4变量的k-map，设计成电路。 //out = a’bc’d’ + ab’c’d’ + a’
通信电子、嵌入式类面试题刷题计划02
Wayne的CSDN博客
01-09 1016
应届生测试岗求职面试笔试题总结
Python小白 Leetcode刷题历程 No.61-No.65 旋转链表、不同路径、不同路径Ⅱ、最小路径和、有效数字 （有题干 有代码 有思路心得）
LanXiu_的博客
02-09 394
文章目录Python小白 Leetcode刷题历程 No.61-No.65 旋转链表、不同路径、不同路径Ⅱ、最小路径和、有效数字写在前面：No.61.旋转链表No.62.不同路径No.63.不同路径ⅡNo.64.最小路径和No.65.有效数字 Python小白 Leetcode刷题历程 No.61-No.65 旋转链表、不同路径、不同路径Ⅱ、最小路径和、有效数字 写在前面：...
Hfut | 集电竞赛指南
热门推荐
Always learn from the best.
01-28 1万+
某集电摸鱼选手的竞赛 划水 经验分享 前言： 寒假居家时偶然刷到一篇题为《你不输出，怎么进步》 的文章，颇为认同。对照自己，虽然零星写过几篇技术博客，但从未尝试过经验分享，转眼大三过半，便想趁记忆尚新，总结些竞赛方面内容。当然，博主也并非竞赛经历丰富，同届或往届的集电强者众多，只忠实记录，无器成之意。因内容多含主观意见且属实水平有限，难免有片面和纰漏之处，欢迎大佬们批评指正。最后，希望此分享能对集电学子有所帮助。 Note： 博文所有出现人名均按姓氏排序，提到的文件资料统一放至文末。 目录一、竞赛Q.
verilog乐曲播放器设计
10-21
乐曲播放器： （1）实现暂停、播放歌曲序号显示、播放时间显示、前后切换歌曲、多倍速快进等功能； （2）播放乐曲的同时用简谱形式在七段LED显示器上同步显示演奏的乐曲，用一个数码管的d段、g段、a段分别表示低音、...
VHDL转Verilog软件
04-09
VHDL转Verilog软件
Verilog及FPGA学习经典程序（一） fpga开发.pdf
04-22
Verilog及FPGA学习经典程序（一）fpga开发.pdf 本文档提供了Verilog语言在FPGA开发中的应用，涵盖了从基本的数字电路到复杂的数字系统的设计和实现。通过学习和实践这些经典程序，读者可以熟练掌握Verilog语言的...
实验一 FPGA使用Verilog HDL设计选择器
最新发布
m0_74102824的博客
07-22 262
本次实验旨在通过Vivado软件设计一个四选一数据选择器，并对其进行仿真，以加深对Verilog HDL语言的理解和实践能力。在完成实验过程中，我学会了如何使用Vivado软件进行设计和仿真，以及如何下载FPGA程序。使用Verilog HDL语言编写了一个四选一数据选择器的功能。在设计过程中，我考虑了数据选择器的输入端口、输出端口以及逻辑功能，确保了设计的正确性和完整性。我对设计进行了仿真，验证了数据选择器的功能和正确性。通过仿真结果，我确认了设计的准确性，并对其进行了必要的调试和优化。
Zynq系列FPGA实现SDI编解码转SFP光口传输（光端机），基于GTX高速接口，提供6套工程源码和技术支持
qq_41667729的博客
07-15 1007
Zynq系列FPGA实现SDI编解码转SFP光口传输（光端机），基于GTX高速接口，提供6套工程源码和技术支持
【入门教程一】基于DE2-115的My First FPGA 工程
weixin_47841246的博客
07-19 646
作为扬名海内外的DE2开发板的升级款，DE2-115凭借功耗低、逻辑资源多、1存储器容量大、DSP功能、以及接口丰富等特性，可满足用户对多媒体、高品质图像处理、数字信号处理等各类开发要求，深受国内外高校师生的青睐。选择目录，用于存放工程。直接在桌面新建一个my_first_fpga的文件夹，并将工程路径指定到这个文件夹，工程名称和顶层实体都取名为。时序分析是对器件中的逻辑的时序进行综合、布局布线，以确保满足所有时序要求的过程。限度减少下载时间和所需的磁盘空间，我们建议您只下载本练习中所需的项目。
43.简易DDS信号发生器的设计与验证（2）
2301_80417284的博客
07-19 435
简易DDS信号发生器的设计与验证（2） key_ctrl模块的设计与验证、rom的设计
【时序约束】读懂用好Timing_report
qq_41403946的博客
07-19 652
在 Vivado 中，除了 借助综合后的报告来找到那些可能因为逻辑级数较高而导致的时序难满足的路径外，还有一个更直接的办法，可 以一次性报告出设计中那些高逻辑级数的路径，方便我们有针对性的深入分析和优化。静态时序分析（Static Timing Analysis）简称 STA，采用穷尽的分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误并报告。所以 STA 不仅是数字集成电路。
单周期CPU（三）译码模块（minisys）（verilog）（vivado）
m0_74626628的博客
07-19 576
【代码】单周期CPU（三）译码模块（minisys）（verilog）（vivado）
基于X86+FPGA+AI数字化医疗设备：全自动尿沉渣检测仪
YEYUANGEN的专栏
07-18 512
提供千兆以太网/WIFI/3G/4G网络，具有灵活的网络应用环境；在尿沉渣主机将样本送入置于显微镜载物台上的尿沉渣流动计数池，全自动显微镜会自动搜寻、聚焦、采集尿沉渣图像并传输到计算机中，通过相关分析软件自动识别尿沉渣中的有形成分生出图表数据显示在显示器上，最终经检验医生审核即可输出完整的尿液分析检验报告。所谓医疗设备的数字化，就是以计算机技术为基础，融合应用大数据分析、人工智能识别等先进技术，实现数据采集、存储、传输与处理等过程的自动化，数据动态显示可视化、分析结果实时共享等的一种新型现代化医疗方式。
牛客Verilog刷题
08-05
回答: 牛客网是一个面向程序员的在线编程练习平台，提供了丰富的编程题目供用户刷题。在牛客网上刷题也包括Verilog语言的题目，Verilog是一种硬件描述语言，用于描述数字电路和系统级集成电路。在Verilog刷题中，常见的内容包括时序逻辑实现、组合逻辑实现以及状态机设计等。常见的Verilog语言知识点包括使用always block实现时序逻辑、使用task和function进行模块化设计、使用循环语句进行计算和赋值操作等。其中，时序逻辑可以使用always block实现，而组合逻辑和循环语句可以用于可综合电路设计。在Verilog刷题中，可以遇到各种题目，比如T触发器的设计和实现，奇偶校验的Verilog代码等。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值