Verilog学习日志（2021.7.14）

2021.7.14

1.先把69题有符号数运算放一边，开始Karnaugh Map的小单元。

（72）很简单，简化一个3变量的k-map，设计成电路。

（73）简化一个4变量的k-map，设计成电路。

//out = b’c’ + a’bc’d’ + a’b’cd’ + a’bc + acd

（74）简化一个带无关项的4变量k-map，设计成电路。

//out = a’b’c + a;

（75）一个4变量的k-map，设计成电路。

//out = a’bc’d’ + ab’c’d’ + a’b’c’d + abc’d + a’bcd + ab’cd + a’b’cd’ + abcd’;

（76）通过一段描述，要我们画出卡诺图，然后写出逻辑表示式再通过SOP和POS式设计出电路。

//out_sop = a’b’cd’ + cd;

//out_pos = c ( a + b’ + c’ + d ) ( a’ + c’ + d );

（77）通过卡诺图设计电路。

//out = x3x1’ + x4x2x1;

（78）通过卡诺图，用SOP和POS式设计电路。

//out_sop = x4’x3’x2’ + x3x1’ + x4x3x2x1 + x4’x3x2’x1;

//out_pos = ( x4x3’ + x4’x3’x2 + x4x3x2’x1 + x4’x3x2x1 )’

            = ( x4’ + x3 ) ( x4 + x3 + x2’ ) ( x4’ + x3’ + x2 + x1’ ) ( x4 + x3’ + x2’ + x1’ );

（79）只允许用一个4选1MUX和若干2选1MUX设计一个电路。

//f = a’b’c + a’b’c’d + ab’d’ + abcd

  = a’b’ ( cd + cd’ + c’d ) + a’b ( 1’b0 ) + ab’ ( cd’ + c’d’ ) + ab ( cd );

//我是直接使用以上表示方法，以最小项之和的形式进行描述。

//而答案是使用二元条件符，是可以直接看真值表表达出来的，优点是思路足够简单，缺点是还是用编程的思想考虑，然后语言的抽象度更高，所以综合所需要用到的资源更多？

//对不起，是我没有审题，只能使用2选1MUX来进行解题，如果是要用2选1MUX的话，第一反应的确应该是使用二元条件操作符。

2.回头看看运算电路里面的后几题。

（70）100位二进制全加器。直接使用行为级运算符就可以轻松完成。

//把sum和cout通过位合并符直接合并成一个向量{ cout, sum }，然后就可以直接使用行为级加法运算符（因为前者是101位，所以加完溢出位直接补充到cout中了）

3.我需要补的几个知识点如下：

①BCD码相关

②涉及到补码的有符号数运算相关内容

③generate语句

④function等等其他题库内没出现过的Verilog知识

⑤把数电里面触发器和时序逻辑电路整个过一遍吧，昨天睡前回想了一下，好像都忘得差不多了

4.这两天可以稍微搁置一下刷题的东西，放慢节奏然后把之前的题目看一看，查漏补缺一些知识点然后再继续做时序逻辑相关的题目。