FPGA接口开发之：JESD204B与AD9162通信

        写在最前，再次感谢北京的亮老师（身份证ID：XXXXXXX）。。。

一、JESD204B模式选取

        结合手册，以及所选取FPGA型号的gt线速限制，同时考虑到AD/DA同步性要求，本方案选取L=8、M=2、F=1、S=2模式，核时钟=fs/div=5000/32=156.25MHz，同理LMFC=19.53125MHz。

 

二、数据合成

        结合手册给出的每条lane采样点，以及上文中配置的JESD204B工作模式，重点注意，在L=8的前提下，M才可以为1或2，为2时必须是IQ数据（M为1时超了fpga型号gt线速）。

        结合VIVADO提供的jesd的ip规则，每路gt串转并为32bit，画出逻辑解析图如下：

lane	每个采样点数据所在位置（8×32=256bit）
1	data6高8bit	data4高8bit	data2高8bit	data0高8bit
2	data6低8bit	data4低8bit	data2低8bit	data0低8bit
3	data7高8bit	data5高8bit	data3高8bit	data1高8bit
4	data7低8bit	data5低8bit	data3低8bit	data1低8bit
5	这里为第二个DAC（Q路数据），在上面第一个ADC（I路数据）基础上整体偏移128bit即可
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