FPGA开发笔记-Quartus II入门

一、基本操作(原理图输入)

1、新建工程：
New->new project(设置工程路径、顶层实体名等)

2、原理图输入：
New->block diagram->save

3、分析与综合：
Analysis&synthesis

4、波形文件-功能仿真：
New->university program VWF->node finder->list->simulation(option)(functional)

5、绑定硬件、全编译：
Assignments->device->Cyclone II(PQFP/208/Any->EP2C5Q208C8)->Compilation(全编译)

6、波形文件-时序仿真：
(结合上一步全编译给出的TimeQuest\Multicorner Datasheet\Progagation Delay中的信息，设置合适的测试信号)
New->university program VWF->node finder->list->simulation(option)(timing)

7、引脚锁定、重新全编译：
Assignments->pin planner->location(双击键入，回车确认)(指定完后直接关闭)->Compilation(重新全编译)
(完成后会在output_files文件夹中生成.sof文件)

8、下载到硬件设备：
Progammer->start

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二、硬件描述语言入门(Verilog)

1、硬件描述语言输入：
(New->new project) New->Verilog HDL File(一般命名为元件名)

2、测试文件的编写：同上(建议命名时加前缀或后缀以与元件相区分开来，例如"TB_<元件名>")

3、Quartus&Modelsim联合仿真：
首先确定Modelsim路径是否正确：开始菜单栏搜索Modelsim，复制文件完整路径，进入Quartus后Tools->options->General->EDA tool options->在相应栏目粘贴->OK

Assignments->settings->simulation->
(1)设置如下：
Tool name->Modelsim_Altera
勾选Run gate-level...
Format for output netlist->Verilog HDL
Time scale->1ps
(2)添加测试文件：
勾选Compile test bench
点击test bench->New->Test bench name(与编写的测试文件名相同)->File name "..."找到文件->Add->OK
(3)设置功能仿真：
More EDA Netlist Writer Settings...->Generate netlist for functional simulation only设置为On->OK
进行全编译，而后会自动进入仿真界面
(4)设置时序仿真：
(与功能仿真唯一的不同就是把On改为Off)
More EDA Netlist Writer Settings...->Generate netlist for functional simulation only设置为Off->OK
进行全编译，而后会自动进入仿真界面

注：记得设置top entity！(快捷键ctrl+shift+J)

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三、其他操作

1、将当前文件封装成元件模块：
File->Create/Update->Create Symbol Files for Current File

2、生成.qar文件(归档)：
Project->Archive Project

3、打开一个已有的工程：
点击相应的.qpf文件可以直接打开

4、状态机模板插入（建议采用多进程）：
(New->new project->)New->Verilog HDL File，使用模板：空白处右键->Insert Template->Verilog HDL->Full Designs->State Machines

5、查看状态机或电路实现：
Tools->Netlist Viewers->RTL Viewer（电路实现）
Tools->Netlist Viewers->State Machine Viewer（状态机的状态转换图）